JPH04326735A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH04326735A JPH04326735A JP3096858A JP9685891A JPH04326735A JP H04326735 A JPH04326735 A JP H04326735A JP 3096858 A JP3096858 A JP 3096858A JP 9685891 A JP9685891 A JP 9685891A JP H04326735 A JPH04326735 A JP H04326735A
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- JP
- Japan
- Prior art keywords
- layer
- doped
- gainas
- channel
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 16
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- 229910000673 Indium arsenide Inorganic materials 0.000 claims description 3
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000012535 impurity Substances 0.000 claims 1
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は低雑音かつ高速で動作す
る電界効果トランジスタ（ＦＥＴ）に関するものである
。
る電界効果トランジスタ（ＦＥＴ）に関するものである
。
【０００２】
【従来の技術】ｎ型のＧａＩｎＡｓをチャネルとするＦ
ＥＴに関する技術として、例えば、特開昭６３−９０８
６１号、特開昭６３−２７２０８０号、特開昭６４−２
３７１号などがある。
ＥＴに関する技術として、例えば、特開昭６３−９０８
６１号、特開昭６３−２７２０８０号、特開昭６４−２
３７１号などがある。
【０００３】
【発明が解決しようとする課題】これらの技術では、Ｇ
ａＩｎＡｓ中に均一にＳｉをド−ピングしているため、
キャリアである電子はこのＳｉに散乱され、十分な速度
オーバーシュート効果が得られず、十分な特性が得られ
なかった。また、特開昭６３−９０８６１号では、Ｇａ
ＩｎＡｓ層中にＳｉをプラナードープさせる技術が開示
されているが、プラナードープ層だけでは、深いゲート
しきい値電圧Ｖｔｈを持ったＦＥＴを作ることが難しい
。そのため、■高い出力を持ったＦＥＴを作製できない
、■回路設計上の余裕度が小さい等の問題があった。 本発明は、ＧａＩｎＡｓをチャネルとするＦＥＴにおい
て、従来のものよりも高速で動作し、しかも低雑音のＦ
ＥＴを提供することを目的とする。
ａＩｎＡｓ中に均一にＳｉをド−ピングしているため、
キャリアである電子はこのＳｉに散乱され、十分な速度
オーバーシュート効果が得られず、十分な特性が得られ
なかった。また、特開昭６３−９０８６１号では、Ｇａ
ＩｎＡｓ層中にＳｉをプラナードープさせる技術が開示
されているが、プラナードープ層だけでは、深いゲート
しきい値電圧Ｖｔｈを持ったＦＥＴを作ることが難しい
。そのため、■高い出力を持ったＦＥＴを作製できない
、■回路設計上の余裕度が小さい等の問題があった。 本発明は、ＧａＩｎＡｓをチャネルとするＦＥＴにおい
て、従来のものよりも高速で動作し、しかも低雑音のＦ
ＥＴを提供することを目的とする。
【０００４】
【課題を解決するための手段】かかる目的を達成するた
めに本発明のＦＥＴは、ｎ型ＧａＩｎＡｓチャネル層を
ノンドープＧａＩｎＡｓ層で挟み込んだ３層構造をＧａ
Ａｓ基板上にバッファ層を介して形成し、さらにその上
にキャップ層を形成したものであり、３層構造の膜厚の
合計を格子歪みによる転位が入り始める臨界膜厚以下と
したものである。
めに本発明のＦＥＴは、ｎ型ＧａＩｎＡｓチャネル層を
ノンドープＧａＩｎＡｓ層で挟み込んだ３層構造をＧａ
Ａｓ基板上にバッファ層を介して形成し、さらにその上
にキャップ層を形成したものであり、３層構造の膜厚の
合計を格子歪みによる転位が入り始める臨界膜厚以下と
したものである。
【０００５】
【作用】キャリアである電子の存在する領域がすべてチ
ャネル層にあるのではなく、一部がノンドープＧａＩｎ
Ａｓ層にあるため、電子は高い速度オーバーシュートを
有する。そのため、ソース抵抗が低くなり、トランスコ
ンダクタンス（ｇｍ ）が高くなる。これにより、低雑
音、高速動作が達成される。
ャネル層にあるのではなく、一部がノンドープＧａＩｎ
Ａｓ層にあるため、電子は高い速度オーバーシュートを
有する。そのため、ソース抵抗が低くなり、トランスコ
ンダクタンス（ｇｍ ）が高くなる。これにより、低雑
音、高速動作が達成される。
【０００６】
【実施例】図１は、本発明の一実施例であるＦＥＴの製
造工程を示す工程断面図である。半導体基板としてＧａ
Ａｓ基板１を用い、このＧａＡｓ基板１の上に、例えば
有機金属気相成長法（ＯＭＶＰＥ法）により、ノンドー
プＧａＡｓ単結晶であるバッファ層２（バックグラウン
ドｐ型、ｐ＝３×１０１５ｃｍ−３）を５０００オング
ストロームに厚さにエピタキシャル成長させる（図１（
ａ）参照）。次に、ＧａＡｓとは格子整合しないノンド
ープＧａ１−Ｘ ＩｎＸ Ａｓ層３を５０オングストロ
ームの厚さに成長させる（図１（ｂ）参照）。本実施例
では、Ｉｎの組成比Ｘの値は、０．１５としている。つ
いで、このノンドープＧａ１−Ｘ ＩｎＸ Ａｓ層３の
上に、Ｓｉを均一にドープしたｎ型Ｇａ１−Ｘ ＩｎＸ
Ａｓ（ｎ＝８×１０１８ｃｍ−３）からなるチャネル
層４を５０オングストロームの厚さに成長させる（図１
（ｃ）参照）。なお、このチャネル層４のＩｎ組成も、
ノンドープＧａ１−Ｘ ＩｎＸ Ａｓ層３のＩｎ組成と
同じくＸ＝０．１５である。そして、さらに、このチャ
ネル層４の上に、ノンドープＧａ１−Ｘ ＩｎＸ Ａｓ
層３と同じ組成のノンドープＧａ１−Ｘ ＩｎＸ Ａｓ
層５を５０オングストロームの厚さに形成する（図１（
ｄ）参照）。これらのエピタキシャル層３〜５の層厚は
、上述したようにそれぞれ５０オングストロームであり
、したがって、合計の膜厚は１５０オングストロームと
なる。この１５０オングストロームという膜厚は、格子
不整合による転位が入り始める臨界膜厚以下である。
造工程を示す工程断面図である。半導体基板としてＧａ
Ａｓ基板１を用い、このＧａＡｓ基板１の上に、例えば
有機金属気相成長法（ＯＭＶＰＥ法）により、ノンドー
プＧａＡｓ単結晶であるバッファ層２（バックグラウン
ドｐ型、ｐ＝３×１０１５ｃｍ−３）を５０００オング
ストロームに厚さにエピタキシャル成長させる（図１（
ａ）参照）。次に、ＧａＡｓとは格子整合しないノンド
ープＧａ１−Ｘ ＩｎＸ Ａｓ層３を５０オングストロ
ームの厚さに成長させる（図１（ｂ）参照）。本実施例
では、Ｉｎの組成比Ｘの値は、０．１５としている。つ
いで、このノンドープＧａ１−Ｘ ＩｎＸ Ａｓ層３の
上に、Ｓｉを均一にドープしたｎ型Ｇａ１−Ｘ ＩｎＸ
Ａｓ（ｎ＝８×１０１８ｃｍ−３）からなるチャネル
層４を５０オングストロームの厚さに成長させる（図１
（ｃ）参照）。なお、このチャネル層４のＩｎ組成も、
ノンドープＧａ１−Ｘ ＩｎＸ Ａｓ層３のＩｎ組成と
同じくＸ＝０．１５である。そして、さらに、このチャ
ネル層４の上に、ノンドープＧａ１−Ｘ ＩｎＸ Ａｓ
層３と同じ組成のノンドープＧａ１−Ｘ ＩｎＸ Ａｓ
層５を５０オングストロームの厚さに形成する（図１（
ｄ）参照）。これらのエピタキシャル層３〜５の層厚は
、上述したようにそれぞれ５０オングストロームであり
、したがって、合計の膜厚は１５０オングストロームと
なる。この１５０オングストロームという膜厚は、格子
不整合による転位が入り始める臨界膜厚以下である。
【０００７】その後、ノンドープＧａ１−Ｘ ＩｎＸ
Ａｓ層５の上にノンドープＧａＡｓ単結晶からなるキャ
ップ層６を４００オングストロームの厚さに成長させる
。そして最後に、このキャップ層６の上にゲート電極７
、ソース電極８、ドレイン電極９を形成して本実施例の
ＦＥＴが構成される（図１（ｅ）参照）。
Ａｓ層５の上にノンドープＧａＡｓ単結晶からなるキャ
ップ層６を４００オングストロームの厚さに成長させる
。そして最後に、このキャップ層６の上にゲート電極７
、ソース電極８、ドレイン電極９を形成して本実施例の
ＦＥＴが構成される（図１（ｅ）参照）。
【０００８】次に、このようにして作製されたＦＥＴの
動作を図２のエネルギバンド図と共に説明する。図２（
ａ）は、従来のＳｉを均一にドーピングさせたｎ型のＧ
ａＩｎＡｓチャネルＦＥＴのチャネル部分を拡大したエ
ネルギバンド図である。同図において、符号２１はＧａ
ＩｎＡｓチャネル層、符号２２はＧａＡｓバッファ層、
符号２３はキャップ層をそれぞれ示しており、符号２４
は伝導帯レベル、符号２５は価電子帯レベルをそれぞれ
示している。これに対して図２（ｂ）は、本実施例のＦ
ＥＴのチャネル部分を拡大したエネルギバンド図である
。このバンド図では、図１の各エピタキシャル層２〜６
に対応する部分を同一の符号で示してあり、符号２６は
伝導帯レベル、符号２７は価電子帯レベルをそれぞれ示
している。なお、図２（ａ）（ｂ）において、Ｅ０ お
よびＥ１は量子化されたエネルギ準位を示しており、一
点鎖線で示した曲線３１、３２はそれぞれエネルギ準位
Ｅ０ およびＥ１ における電子の存在確率を示してい
る。
動作を図２のエネルギバンド図と共に説明する。図２（
ａ）は、従来のＳｉを均一にドーピングさせたｎ型のＧ
ａＩｎＡｓチャネルＦＥＴのチャネル部分を拡大したエ
ネルギバンド図である。同図において、符号２１はＧａ
ＩｎＡｓチャネル層、符号２２はＧａＡｓバッファ層、
符号２３はキャップ層をそれぞれ示しており、符号２４
は伝導帯レベル、符号２５は価電子帯レベルをそれぞれ
示している。これに対して図２（ｂ）は、本実施例のＦ
ＥＴのチャネル部分を拡大したエネルギバンド図である
。このバンド図では、図１の各エピタキシャル層２〜６
に対応する部分を同一の符号で示してあり、符号２６は
伝導帯レベル、符号２７は価電子帯レベルをそれぞれ示
している。なお、図２（ａ）（ｂ）において、Ｅ０ お
よびＥ１は量子化されたエネルギ準位を示しており、一
点鎖線で示した曲線３１、３２はそれぞれエネルギ準位
Ｅ０ およびＥ１ における電子の存在確率を示してい
る。
【０００９】この２つの図からわかるように、従来のＦ
ＥＴ（図２（ａ）参照）では、電子の存在する領域が、
ほとんどチャネル層２１によるｎ型ＧａＩｎＡｓの量子
井戸内であり、電子はＧａＩｎＡｓ中のＳｉにより散乱
され十分な速度オーバーシュートが得られない。そのた
め、ソース抵抗の増大、およびトランスコンダクタンス
（ｇｍ）の低下を招く。これに対して、本実施例のＦＥ
Ｔでは、電子の存在する領域がノンドープのＧａＩｎＡ
ｓ層３、５に一部重なっているため、従来のＦＥＴより
も電子は高い速度オーバーシュートを有する。そのため
、低いソース抵抗、高いトランスコンダクタンス（ｇｍ
）を得ることができる。
ＥＴ（図２（ａ）参照）では、電子の存在する領域が、
ほとんどチャネル層２１によるｎ型ＧａＩｎＡｓの量子
井戸内であり、電子はＧａＩｎＡｓ中のＳｉにより散乱
され十分な速度オーバーシュートが得られない。そのた
め、ソース抵抗の増大、およびトランスコンダクタンス
（ｇｍ）の低下を招く。これに対して、本実施例のＦＥ
Ｔでは、電子の存在する領域がノンドープのＧａＩｎＡ
ｓ層３、５に一部重なっているため、従来のＦＥＴより
も電子は高い速度オーバーシュートを有する。そのため
、低いソース抵抗、高いトランスコンダクタンス（ｇｍ
）を得ることができる。
【００１０】なお、ｎ型ＧａＩｎＡｓチャネル層４およ
びこれを上下から挟み込むノンドープＧａＩｎＡｓ層３
および５はＧａＡｓに対して格子整合しないが、３層の
膜厚合計が臨界膜厚以下であるため転位は生じない。
びこれを上下から挟み込むノンドープＧａＩｎＡｓ層３
および５はＧａＡｓに対して格子整合しないが、３層の
膜厚合計が臨界膜厚以下であるため転位は生じない。
【００１１】
【発明の効果】以上説明したように、本発明のＦＥＴに
よれば、従来のＧａＩｎＡｓをチャネル層とするＦＥＴ
に比較して、低いソース抵抗、高いトランスコンダクタ
ンス（ｇｍ ）を得ることができる。したがって、低雑
音、高速動作を達成することができる。
よれば、従来のＧａＩｎＡｓをチャネル層とするＦＥＴ
に比較して、低いソース抵抗、高いトランスコンダクタ
ンス（ｇｍ ）を得ることができる。したがって、低雑
音、高速動作を達成することができる。
【図１】本発明の一実施例であるＦＥＴの製造方法を示
す工程断面図。
す工程断面図。
【図２】本実施例の動作を説明するためのエネルギバン
ド図。
ド図。
１…ＧａＡｓ基板
２…バッファ層
３、５…ノンドープＧａＩｎＡｓ層
４…ＧａＩｎＡｓチャネル層
６…キャップ層
７…ゲート電極
８…ソース電極
９…ドレイン電極
Claims (1)
- 【請求項１】半絶縁性ＧａＡｓ基板１と、この半絶縁性
ＧａＡｓ基板上に形成されＧａＡｓに格子整合する高抵
抗の半導体からなるバッファ層と、このバッファ層上に
形成された第１のノンドープＧａＩｎＡｓ層と、この第
１のノンドープＧａＩｎＡｓ層上に形成されたｎ型不純
物がドープされたｎ型ＧａＩｎＡｓチャネル層と、この
チャネル層上に形成された第２のノンドープＧａＩｎＡ
ｓ層と、この第２のノンドープＧａＩｎＡｓ層上に形成
されたＧａＡｓキャップ層と、このキャップ層の上に形
成されたソース、ドレイン、およびゲートの各電極とを
有し、前記第１のノンドープＧａＩｎＡｓ層、ｎ型Ｇａ
ＩｎＡｓチャネル層および第２のノンドープＧａＩｎＡ
ｓ層の総膜厚が、格子歪みによる転位が入り始める臨界
膜厚以下であることを特徴とする電界効果トランジスタ
。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096858A JPH04326735A (ja) | 1991-04-26 | 1991-04-26 | 電界効果トランジスタ |
| US07/871,706 US5331410A (en) | 1991-04-26 | 1992-04-21 | Field effect transistor having a sandwiched channel layer |
| CA002067048A CA2067048A1 (en) | 1991-04-26 | 1992-04-24 | Field effect transistor |
| KR1019920007044A KR950003946B1 (ko) | 1991-04-26 | 1992-04-25 | 전계효과트랜지스터 |
| EP92107120A EP0510705A2 (en) | 1991-04-26 | 1992-04-26 | Field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096858A JPH04326735A (ja) | 1991-04-26 | 1991-04-26 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04326735A true JPH04326735A (ja) | 1992-11-16 |
Family
ID=14176171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3096858A Pending JPH04326735A (ja) | 1991-04-26 | 1991-04-26 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04326735A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6555850B1 (en) * | 1999-02-19 | 2003-04-29 | Sumitomo Electric Industries, Ltd. | Field-effect transistor |
-
1991
- 1991-04-26 JP JP3096858A patent/JPH04326735A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6555850B1 (en) * | 1999-02-19 | 2003-04-29 | Sumitomo Electric Industries, Ltd. | Field-effect transistor |
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