JPH01166568A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01166568A JPH01166568A JP62323995A JP32399587A JPH01166568A JP H01166568 A JPH01166568 A JP H01166568A JP 62323995 A JP62323995 A JP 62323995A JP 32399587 A JP32399587 A JP 32399587A JP H01166568 A JPH01166568 A JP H01166568A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- delta
- doped
- atoms
- boundary
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/60—Impurity distributions or concentrations
- H10D62/605—Planar doped, e.g. atomic-plane doped or delta-doped
Landscapes
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体デバイスに係り、特に高速動作に
好適なＧａＡｓＩＣに関する。
好適なＧａＡｓＩＣに関する。
従来の装置の代表例は、特開昭６１−１６６０８１号に
記載に示されており、これによるとデルタ・ドープ・モ
ノアトミック層を単一組成の半導体中に設ける構造であ
った。
記載に示されており、これによるとデルタ・ドープ・モ
ノアトミック層を単一組成の半導体中に設ける構造であ
った。
上記従来技術は、デルタ・ドープ・モノアトミック層形
成による結晶格子の乱れについて配慮されておらず、デ
ルタ・ドープ層の上部の半導体層に結晶欠陥が生じる。
成による結晶格子の乱れについて配慮されておらず、デ
ルタ・ドープ層の上部の半導体層に結晶欠陥が生じる。
あるいは、デルタ・ドープ層自身のキャリア濃度を十分
高くできないといった問題があった。
高くできないといった問題があった。
本発明の目的は、結晶格子の歪みが小さく、かつ十分高
いキャリア濃度を確保できるようなデルタ・ドープ・モ
ノアトミック層を得ることにある。
いキャリア濃度を確保できるようなデルタ・ドープ・モ
ノアトミック層を得ることにある。
上記目的は、異種半導体の界面、すなわち、ヘテロ界面
にデルタ・ドープ・モノアトミック層を形成することに
より達成される。
にデルタ・ドープ・モノアトミック層を形成することに
より達成される。
エピタキシャル成長でヘテロ接合を形成するとき、ヘテ
ロ界面では吸着原子の自由エネルギーが大きいので、不
純物原子が存在することによる格子歪を緩和することが
できる。また、界面形成後、界面に存在する不純物原子
は、単一半導体（ホモエピ）中にあるときよりも、不純
物原子同志の相互作用が小さいので、ドープ原子として
働きゃすくなり、高いキャリア濃度を得ることができる
。
ロ界面では吸着原子の自由エネルギーが大きいので、不
純物原子が存在することによる格子歪を緩和することが
できる。また、界面形成後、界面に存在する不純物原子
は、単一半導体（ホモエピ）中にあるときよりも、不純
物原子同志の相互作用が小さいので、ドープ原子として
働きゃすくなり、高いキャリア濃度を得ることができる
。
以下１本発明の一実施例を第１図により説明する。第１
図は本発明による＋ＶＥＳＦＥＴの断面構造を示す。１
０１は半絶縁性ＧａＡｓ基板であり。
図は本発明による＋ＶＥＳＦＥＴの断面構造を示す。１
０１は半絶縁性ＧａＡｓ基板であり。
その上にエピタキシャル成長によりアンドープＧａＡｓ
１０２．Ｓｉをドープ原子とするデルタ・ドープ・モノ
アトミック層１ｏ３．アンドープｋｌ−ｘ Ｇａ１−ｔ
Ａｓ １０４を順次成長させる。ついでゲート電極１
０６形成後、これをマスクにイオン打込みでソース・ト
ノイン電極１０５を形成し。
１０２．Ｓｉをドープ原子とするデルタ・ドープ・モノ
アトミック層１ｏ３．アンドープｋｌ−ｘ Ｇａ１−ｔ
Ａｓ １０４を順次成長させる。ついでゲート電極１
０６形成後、これをマスクにイオン打込みでソース・ト
ノイン電極１０５を形成し。
最後にオーミック電極１０７を形成して完成する。
デルタ・ドープ層１０３が、ＧａＡｓ１０２とＡｔＸ
Ｇａ１−ｘ Ａｓ １０４のヘテロ界面に在るため。
Ｇａ１−ｘ Ａｓ １０４のヘテロ界面に在るため。
不純物であるＳｉ原子の濃度が高いにもかかわらず、格
子歪が界面で緩和され、 Ａ Ｌ ＊ Ｇ ａ を−８
Ａｓ層１０４の格子欠陥は少なくなる。このことにより
１本発明によるＭＥＳＦＥＴは、ゲートの漏れ電流が少
なく、かつゲート耐圧の高い良好なＭＥＳＦＥＴとなる
。また、ＱａＡｓホモエピ中にデルタ・ドープ層を設け
たＭＥＳＦＥＴに比べ、グー４下のバッファ層がＡｔｔ
Ｇａ１−！ Ａｓであるためにゲートに印加する最大
正電圧を大きくできるという利点もある。このことはＩ
Ｃ化したときに論理振幅が大きくでき、素子の高速化を
導くものである。また、エンハンスメントＷＦＥＴ（Ｅ
ｔｙｐｅ Ｆ ＥＴ ）では、上記デルタ・ドープ層の
キャリア濃度ｔｌ−６Ｘ１０”ｃｍ−”とすれば良いが
、デプＶツ’／ヨ７型ＦＥＴ （Ｄ ｔｙｐｅＦＥ’ｌ
’）では。
子歪が界面で緩和され、 Ａ Ｌ ＊ Ｇ ａ を−８
Ａｓ層１０４の格子欠陥は少なくなる。このことにより
１本発明によるＭＥＳＦＥＴは、ゲートの漏れ電流が少
なく、かつゲート耐圧の高い良好なＭＥＳＦＥＴとなる
。また、ＱａＡｓホモエピ中にデルタ・ドープ層を設け
たＭＥＳＦＥＴに比べ、グー４下のバッファ層がＡｔｔ
Ｇａ１−！ Ａｓであるためにゲートに印加する最大
正電圧を大きくできるという利点もある。このことはＩ
Ｃ化したときに論理振幅が大きくでき、素子の高速化を
導くものである。また、エンハンスメントＷＦＥＴ（Ｅ
ｔｙｐｅ Ｆ ＥＴ ）では、上記デルタ・ドープ層の
キャリア濃度ｔｌ−６Ｘ１０”ｃｍ−”とすれば良いが
、デプＶツ’／ヨ７型ＦＥＴ （Ｄ ｔｙｐｅＦＥ’ｌ
’）では。
さらに高くする必要がある。本発明では、デルタ・ドー
プ層をヘテロ界面に形成しているので。
プ層をヘテロ界面に形成しているので。
Ｓｉ原子間の相互作用が小さく、Ｓｉ原子がドナー原子
として働きやすい。そのため、キャリア濃度Ｉ Ｘ １
０ ” ｃｍ−”以上のデルタ・ドープ層も容易に作れ
、Ｄ−ＦＥＴ作製上も問題がない。
として働きやすい。そのため、キャリア濃度Ｉ Ｘ １
０ ” ｃｍ−”以上のデルタ・ドープ層も容易に作れ
、Ｄ−ＦＥＴ作製上も問題がない。
第２図は本発明の他の実施例である。ここでは。
ソース・ドＶイン領域を選択エピタキシャル成長で形成
した。その工程は、ゲート電極１０６をマスクにｋｔｚ
Ｇａ Ｉ−ｇ Ａ ｓ １０４を選択エツチングし、
そこであられれたアンドープＧａＡｓの上に。
した。その工程は、ゲート電極１０６をマスクにｋｔｚ
Ｇａ Ｉ−ｇ Ａ ｓ １０４を選択エツチングし、
そこであられれたアンドープＧａＡｓの上に。
デルタ惨ドープ・モノアトミック層２０２゜ＡｔＸ Ｑ
ａｌ −ｘ Ａｓ ２０１． デルタ・ドープ・モノ
アトミック層２０２．ＧａＡｓ２０３を、上記の順で繰
り返しエピタキシャル成長させた後、オーミック電極１
０７を形成するものである。ソース ４・ドＶイン領域
のエピタキシャル成長の前に。
ａｌ −ｘ Ａｓ ２０１． デルタ・ドープ・モノ
アトミック層２０２．ＧａＡｓ２０３を、上記の順で繰
り返しエピタキシャル成長させた後、オーミック電極１
０７を形成するものである。ソース ４・ドＶイン領域
のエピタキシャル成長の前に。
Ａ Ａｘ Ｇ ａ １−ｚ Ａ Ｓ １０４の側面を酸
化しておくと、この部分に成長させない、つまり選択エ
ピタキシャル成長が容易になる。先に述べた様に１本構
造では、デルタΦドープ層のキャリア濃度を、ホモエピ
の場合よりも高くできるので、キャリア濃度を高くする
ことで、ソース・ドレイン電極のシート抵抗を３０Ω／
口以下と小さくすることが容易にできる。
化しておくと、この部分に成長させない、つまり選択エ
ピタキシャル成長が容易になる。先に述べた様に１本構
造では、デルタΦドープ層のキャリア濃度を、ホモエピ
の場合よりも高くできるので、キャリア濃度を高くする
ことで、ソース・ドレイン電極のシート抵抗を３０Ω／
口以下と小さくすることが容易にできる。
なお上記実施例では不純物としてＳｉのモノアトミック
層を形成したが、Ｉ３ｅのモノアトミック層を混在をせ
ることもできる。Ｂｅの場合、ｐ型層が形成されるので
、ＭＥＳＦＥＴの短チヤネル効果を低減する効果がある
。
層を形成したが、Ｉ３ｅのモノアトミック層を混在をせ
ることもできる。Ｂｅの場合、ｐ型層が形成されるので
、ＭＥＳＦＥＴの短チヤネル効果を低減する効果がある
。
本発明によれば、結晶欠陥が少なく、キャリア援度の高
いデルタ・ドープ・モノアトミック層を形成できるので
、高性能の半導体デバイスが得られるという効果がある
。
いデルタ・ドープ・モノアトミック層を形成できるので
、高性能の半導体デバイスが得られるという効果がある
。
第１図、第２図は本発明の一実施例のＭＥＳＦＥＴの断
面図である。 １０１・・・半絶縁性Ｑ ａ Ａ Ｓ基板、１０２・・
・アンド−７’ＧａＡｓ、１０３・・・デルタ拳ドープ
・モノアトミック層、１０４−・・アンドープＡ ｔ！
Ｇ ａ ｓ −ｘ Ａ Ｓ層、１０６・・・ゲート電
極、１０７・・・オーミック電極、２０２・・・デルタ
・ドープ・モノアトミック層。 ２０ ｉ−・−ＡｚＫ Ｑａｌ ＋ｌｌ Ａｓ 、
２０３・”Ｇ ａＡ Ｓ。
面図である。 １０１・・・半絶縁性Ｑ ａ Ａ Ｓ基板、１０２・・
・アンド−７’ＧａＡｓ、１０３・・・デルタ拳ドープ
・モノアトミック層、１０４−・・アンドープＡ ｔ！
Ｇ ａ ｓ −ｘ Ａ Ｓ層、１０６・・・ゲート電
極、１０７・・・オーミック電極、２０２・・・デルタ
・ドープ・モノアトミック層。 ２０ ｉ−・−ＡｚＫ Ｑａｌ ＋ｌｌ Ａｓ 、
２０３・”Ｇ ａＡ Ｓ。
Claims (1)
- 【特許請求の範囲】 １、少くとも１つのヘテロ接合を有する半導体デバイス
において、該ヘテロ接合の界面に、ドープ原子を含む、
デルタ・ドープ・モノアトミック層を含むことを特徴と
する半導体装置。 ２、上記ヘテロ接合の一方がＧａＡｓであることを特徴
とする特許請求の範囲第１項記載の半導体装置。 ３、上記ヘテロ接合がＧａＡｓとＡｌ＿ｘＧａ＿１＿−
＿ｘＡｓからなることを特徴とする特許請求の範囲第１
項記載の半導体装置。 ４、上記半導体デバイスがＭＥＳＦＥＴであることを特
徴とする特許請求の範囲第１項、第２項又は第３項記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62323995A JPH01166568A (ja) | 1987-12-23 | 1987-12-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62323995A JPH01166568A (ja) | 1987-12-23 | 1987-12-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01166568A true JPH01166568A (ja) | 1989-06-30 |
Family
ID=18160949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62323995A Pending JPH01166568A (ja) | 1987-12-23 | 1987-12-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01166568A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04314328A (ja) * | 1991-04-12 | 1992-11-05 | Nec Corp | Ｉｉｉ−ｖ族化合物半導体のド−ピング方法 |
| EP0622880A3 (en) * | 1993-04-30 | 1995-01-25 | At & T Corp | Heterogeneous interface with reduced resistance. |
| US6627473B1 (en) | 1999-11-16 | 2003-09-30 | Nec Compound Semiconductor Devices, Ltd. | Compound semiconductor device with delta doped layer under etching stopper layer for decreasing resistance between active layer and ohmic electrode and process of fabrication thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61158183A (ja) * | 1984-12-29 | 1986-07-17 | Fujitsu Ltd | 電界効果型半導体装置 |
| JPS61241972A (ja) * | 1985-04-18 | 1986-10-28 | Fujitsu Ltd | 化合物半導体装置 |
-
1987
- 1987-12-23 JP JP62323995A patent/JPH01166568A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61158183A (ja) * | 1984-12-29 | 1986-07-17 | Fujitsu Ltd | 電界効果型半導体装置 |
| JPS61241972A (ja) * | 1985-04-18 | 1986-10-28 | Fujitsu Ltd | 化合物半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04314328A (ja) * | 1991-04-12 | 1992-11-05 | Nec Corp | Ｉｉｉ−ｖ族化合物半導体のド−ピング方法 |
| EP0622880A3 (en) * | 1993-04-30 | 1995-01-25 | At & T Corp | Heterogeneous interface with reduced resistance. |
| US6627473B1 (en) | 1999-11-16 | 2003-09-30 | Nec Compound Semiconductor Devices, Ltd. | Compound semiconductor device with delta doped layer under etching stopper layer for decreasing resistance between active layer and ohmic electrode and process of fabrication thereof |
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