JPH0432923A

JPH0432923A - 順序回路

Info

Publication number: JPH0432923A
Application number: JP2133042A
Authority: JP
Inventors: Motohisa Ishihara; 幹久石原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-05-22
Filing date: 1990-05-22
Publication date: 1992-02-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、任意の状態より動作することが可能な順序回
路に関するものである。

〔従来の技術〕

第３図は、従来の順序回路を示すブロンク系統図である
。同図において、１は発振器、２は発振器１の出力をク
ロック入力とし、順序回路の状態を記憶する状態記憶Ｄ
フリップフロ・７プ群、３は状態記憶９７９７１７０７
１群２の出力Ｑ１〜Ｑｑおよび各種入力信号ｘ１〜ｘｎ
を入力とし、その次の状態信号ｗ１〜ｗｑを出力として
状態記憶Ｄフリッププロップ群２の入力端子りに入力し
、また各種出力信号ｚ１〜ｚｍを出力するデコーダであ
る。

次に動作について説明する。順序回路はリセット信号Ｒ
３がレベルｒＬＪからｒＨＪになった時点から動作を始
める。リセット信号がｒＬＪがらｒＨＪになった時、状
態記憶９７９７１７０７１群２の出力信号Ｑｌ、Ｑ２．
　　・・・、ＱｑはすべてｒＬＪであるから、デコーダ
３の入力ｖｌ、ｖ２、・・・、ｖｑはすべてｒＬＪとな
る。各種入力信号ｘｉ、ｘ２．　　・・・、ｘｎの状態
により、デコーダ３から、次の状態信号であるｗｌ、ｗ
２・・・、ｗｑが出力され、発振器１の立上りで状態記
憶０７９７７７０７１群２に次の状態が記憶されると同
時に、デコーダ３より各種出力信号ｚｌ、ｚ２．　　・
・・、ｚｍが出力される。このようにして、発振器ｌの
ランチパルスで状態記憶Ｄフリップフロンプ群２に次の
状態が各種入力信号によってラッチされ、出力信号が次
々と発生され、順序回路として動作する。

〔発明が解決しようとする課題〕

従来の順序回路は以上のように構成されているので、状
態記憶０７９７７７０７１群２の出力Ｑ１、Ｑ２．　　
・・・、ＱｑがすべてｒＬＪの状態から動作しなければ
ならず、任意の状態より動作させることが不可能である
という問題があった。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、任意の状態より動作させること
ができる順序回路を得ることにある。

〔課題を解決するための手段〕

このような目的を達成するために本発明による順序回路
は、状態記憶Ｄフリ７プフロソプの入力にセレクタを設
け、このセレクタの選択信号を制御するセレクタ制御回
路を設けたものである。

〔作用〕

本発明による順序回路においては、状態記＋！ｉＤフリ
ップフロップ群の入力に設けたセレクタに任意の状態を
ロードしたとき、セレクタ制御回路によりセレクタが切
り換えられて、状態記憶０７９７７７０７１群に任意の
状態がラッチされ、任意の状態から動作を始める。

〔実施例〕

以下、本発明の実施例を図を用いて説明する。

第１図は、本発明による順序回路の一実施例を示すブロ
ック系統図である。同図において、■はパルスを発生す
る発振器、２は発振器１の出力をラッチパルスの入力と
し、順序回路の状態を記憶する状態記憶０７９７７７０
７１群、３は状態記憶０７９７７７０７１群２の出力Ｑ
ｌ、Ｑ２゜・・、Ｑｑおよび各種入力信号ｘ１〜ｘｎを
入力とし、その次の状態信号ｗｌｘｗｑおよび各種出力
信号ｚｌ〜ｚｍを出力するデコーダ、４は発振器１に接
続され、状態ロードパルスｐｆの発生により、その直後
の発振器１のラッチパルスの前後にセレクタの切換え信
号を発生させるセレクタ制御回路、５はセレクタ制御回
路４の出力を切換え信号として入力し、デコーダ３の次
の状態信号Ｗ１−．．　ｗｑおよび状態値ｐ１〜ｐｑを
入力して、次の状態信号と状態値とのいずれかを選択す
るセレクタである。

次に動作について説明する。順序回路はりセント信号Ｒ
３がｒＬＪからｒＨＪになった時点から動作が始まる。

リセット信号Ｒ３がｒＬＪから「Ｈ」になった時、状態
記憶０７９７７７０７１群２のＱｌ、Ｑ２．　　・・・
、ＱｑはすべてｒＬＪであるから、デコーダ３の入力Ｖ
ＬＶＬ　　・・・ｖｑはすべてｒＬＪとなる。各種入力
信号ｘ１ｘ２．　　・・・、ｘｎの状態によりデコーダ
３から次の状態信号であるｗｌ、ｗ２．　　・・・、　
　ｗｑが出力され、状態ロードパルスｐ１は発生してな
い時はセレクタ制御回路４の出力はセレクタ５の端子ａ
ｌｌａ２．　　・・・、ａｑへの入力信号すなわちＷｌ
、Ｗ２．　　・・・、ｗｑを選択しており、発振器１の
立上りで状態記憶０７９７７７０７１群２に次の状態信
号ｗｌ、ｗ２．　　・・・、ｗｑが記憶されると同時に
、デコーダ３より各種出力信号２１，２２．　　・・・
、ｚｎが出力される。

このようにして、状態ロードパルスが発生していない時
は、発振器ｌのランチパルスで状態記憶０７９７７７０
７１群２に次の状態信号が各種入力信号によってラッチ
され、出力信号が次々発生され、順序回路として動作す
る。

順序回路を任意状態から動作させる時は、状態値ｐ１．
ｐ２．　　・・・、ｐｑを設定し、状態ロードパルスｐ
ｌを発生させる。状態ロードパルスｐｌの発生により、
セレクタ制御回路４により、発振器１のラッチパルスの
前後に、端子Ｓに入力されるセレクタの切換え信号は入
力端子ｂｌ、ｂ２・・・、ｂｑに入力される信号すなわ
ち状態値ｐｉ、ｐ２．　　・・・、ｐｑを選択するため
、状態ロードパルスｐ１発生の次の発振器１の立上りで
状態記憶０７９７７２０７１群２に状態値ｐｔ。

Ｐ２．　　・・・、ｐｑがロードされ、その状態から順
序回路が動作する。

なお、上記実施例の状態値ｐ１．ｐ２．　　・・・ｐｑ
および状態ロードパルスｐ！！はＣＰＵにより発生する
ようにしてもよい。そのブロック系統を第２の実施例と
して第２図に示す。同図において、６はセレクタ５の入
力端子ｂｌ、ｂ２．　　・・ｂｑに端子Ｄ１．Ｄ２．　
　・・・、Ｄｑ接続のデータバスを接続したＣＰＵ、７
はＣＰＵ６の端子ＡＩ、Ａ２．　　・・・、Ａｒ接続の
アドレスバスおよび１０．メモリ空間切分は信号端子Ｉ
Ｏ／Ｍに接続され、順序回路をＣＰＵ６のある空間に割
り当てるデコーダ、８はＣＰＵ６のライトパルス端子Ｗ
Ｒおよびデコーダ７に接続され、状態ロードパルスｐＩ
！を発生する状態ロードパルス発生回路である。

次に任意状態から順序回路を動作させる時の動作につい
て説明する。ＣＰＵ６がデータバスに任意の状態値ｐｉ
、ｐ２．　　・・・、ｐｑを設定し、割り当てられた空
間に対して書込み命令を実行すると、デコーダ７の出力
により、状態ロードパルスｐ１の発生回路８から状態ロ
ードパルスｐ１が発生し、発振器１のラッチパルスの前
後にセレクタ制御回路４出力のセレクタ切換え信号によ
り入力端子ｂｌ、ｂ２．　　・・・、ｂｑを選択するた
め、状態ロードパルスｐ１発生の次の発振器１の立上り
で状態記憶０７９７７２０７１群２に状態値ｐ１、ｐ２
．　　・・・、ｐｑがロードされ、その状態から順序回
路が動作する。

上記実施例では、状態記憶用にＤフリップフロップを用
いたが、他のフリップフロップを用いても同様の効果が
ある。

〔発明の効果〕

以上説明したように本発明は、状態記憶クリップフロッ
プ群の入力にセレクタを設け、状態ロードパルスにてセ
レクタの選択を切り換えるセレクタ制御回路を設けたこ
とにより、任意の状態を状態記憶フリップフロップ群に
記憶できるので、任意の状態より動作することの可能な
順序回路が得られる効果がある。

【図面の簡単な説明】

第１図は本発明による順序回路の一実施例を示すブロッ
ク系統図、第２図は本発明の他の実施例を示すブロック
系統図、第３図は従来の順序回路を示すブロック系統図
である。１・・・発振器、２・・・状態記憶０７９７７２０７１
群、３・・・・デコーダ、４・・・セレクタ制御回路、
５・・・セレクタ。第１図

Claims

【特許請求の範囲】

パルスを発生する発振器と、この発振器の出力をクロッ
ク入力とする状態記憶フリップフロップ群と、この状態
記憶フリップフロップ群の出力および各種入力信号を入
力とし、次の状態信号および各種出力信号を出力するデ
コーダと、前記発振器に接続され、状態ロードパルスの
発生によりその直後の前記発振器のラッチパルスの前後
にセレクタの切換え信号を発生させるセレクタ制御回路
と、このセレクタ制御回路の出力を切換え信号として入
力して前記デコーダの次の状態信号と状態値のいずれか
を選択するセレクタとを備えたことを特徴とする順序回
路。