JPH04329692A - 両面実装型メモリパッケージ - Google Patents
両面実装型メモリパッケージInfo
- Publication number
- JPH04329692A JPH04329692A JP3126801A JP12680191A JPH04329692A JP H04329692 A JPH04329692 A JP H04329692A JP 3126801 A JP3126801 A JP 3126801A JP 12680191 A JP12680191 A JP 12680191A JP H04329692 A JPH04329692 A JP H04329692A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- double
- mounting type
- sided
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、両面実装型メモリパッ
ケージに関し、特に、メモリＩＣの配線性の向上を図っ
た両面実装型メモリパッケージに関する。
ケージに関し、特に、メモリＩＣの配線性の向上を図っ
た両面実装型メモリパッケージに関する。
【０００２】
【従来の技術】従来、例えば、図６および図７に示すよ
うに、両面実装型メモリパッケージは、プリント基板３
の表裏に互いに同一機能を有する接続ピンを有した一対
のメモリＩＣ１をそれぞれ向かい合せて配線してある。
うに、両面実装型メモリパッケージは、プリント基板３
の表裏に互いに同一機能を有する接続ピンを有した一対
のメモリＩＣ１をそれぞれ向かい合せて配線してある。
【０００３】さらに、具体的に説明する。図６は両面実
装型メモリパッケージの表面図、図７はその裏面を表面
からみた透視図である。本図から明らかなように、メモ
リＩＣ１のピンは、表裏面において、互いに鏡に写した
ような対称になることから、表面，裏面でそれぞれ別々
に、例えばメモリＩＣ制御信号パターン５が引かれる。 すなわち、全く同機能のピンにパターンが２本存在する
ことになる。
装型メモリパッケージの表面図、図７はその裏面を表面
からみた透視図である。本図から明らかなように、メモ
リＩＣ１のピンは、表裏面において、互いに鏡に写した
ような対称になることから、表面，裏面でそれぞれ別々
に、例えばメモリＩＣ制御信号パターン５が引かれる。 すなわち、全く同機能のピンにパターンが２本存在する
ことになる。
【０００４】また、表面，裏面のいずれか一方において
パターンを引こうとすると、表面から裏面への貫通ホー
ル６が２つ必要となり、配線性が悪化する。なお、４は
メモリＩＣ１とメモリＩＣ制御信号５とを接続する引き
出し線である。
パターンを引こうとすると、表面から裏面への貫通ホー
ル６が２つ必要となり、配線性が悪化する。なお、４は
メモリＩＣ１とメモリＩＣ制御信号５とを接続する引き
出し線である。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の両面実装型メモリパッケージにあっては、表裏
面に実装されるメモリＩＣの入出力ピンの配置が同一の
ため、向かい合せで配線すると表裏では入出力ピン同士
が対応しなくなって離れてしまい、メモリＩＣの共通ピ
ンの配線性が悪くなるという問題があった。
た従来の両面実装型メモリパッケージにあっては、表裏
面に実装されるメモリＩＣの入出力ピンの配置が同一の
ため、向かい合せで配線すると表裏では入出力ピン同士
が対応しなくなって離れてしまい、メモリＩＣの共通ピ
ンの配線性が悪くなるという問題があった。
【０００６】すなわち、上述した従来の技術では、両面
実装型メモリパッケージにおけるメモリＩＣの共通制御
信号（アドレス等）はメモリＩＣのピン配置の構成上、
表裏面に実装されるメモリＩＣのピン位置にずれが生じ
、配線性の悪化を生じていた。
実装型メモリパッケージにおけるメモリＩＣの共通制御
信号（アドレス等）はメモリＩＣのピン配置の構成上、
表裏面に実装されるメモリＩＣのピン位置にずれが生じ
、配線性の悪化を生じていた。
【０００７】本発明は、上記の問題点にかんがみてなさ
れたもので、配線性の向上を図った両面実装型メモリパ
ッケージの提供を目的とする。
れたもので、配線性の向上を図った両面実装型メモリパ
ッケージの提供を目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
本発明の両面実装型メモリパッケージは、プリント基板
の表裏に、互いに同一機能を有する接続ピンを有した表
側メモリＩＣおよび裏側メモリＩＣをそれぞれ向かい合
せて配線した両面実装型メモリパッケージにおいて、表
側メモリＩＣの接続ピンと裏側メモリＩＣの接続ピンと
を、上記向かい合わせた状態で同一機能を有するピン同
士が互いに対応する対称な関係に配置した構成としてあ
る。
本発明の両面実装型メモリパッケージは、プリント基板
の表裏に、互いに同一機能を有する接続ピンを有した表
側メモリＩＣおよび裏側メモリＩＣをそれぞれ向かい合
せて配線した両面実装型メモリパッケージにおいて、表
側メモリＩＣの接続ピンと裏側メモリＩＣの接続ピンと
を、上記向かい合わせた状態で同一機能を有するピン同
士が互いに対応する対称な関係に配置した構成としてあ
る。
【０００９】
【作用】上記構成からなる両面実装型メモリパッケージ
によれば、表側メモリＩＣおよび裏側メモリＩＣを実装
すると、同一機能を有するピン同士が互いに対応するの
で、これらのピンをスルーホール等を介して一本の配線
パターンに接続することができる。
によれば、表側メモリＩＣおよび裏側メモリＩＣを実装
すると、同一機能を有するピン同士が互いに対応するの
で、これらのピンをスルーホール等を介して一本の配線
パターンに接続することができる。
【００１０】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１および図２は、本発明の実施例に係る
表側メモリＩＣ１および裏側メモリＩＣ２を示す平面図
、図３ないし図５は本発明の実施例に係る両面実装型メ
モリパッケージを示す平面図，横断面図および縦断面図
である。
て説明する。図１および図２は、本発明の実施例に係る
表側メモリＩＣ１および裏側メモリＩＣ２を示す平面図
、図３ないし図５は本発明の実施例に係る両面実装型メ
モリパッケージを示す平面図，横断面図および縦断面図
である。
【００１１】図１および図２において、表側メモリＩＣ
１および裏側メモリＩＣ２は、１０本の接続ピンを左右
に突出させて形成されている。そして、表側メモリＩＣ
１の接続ピン０１〜１０と裏側メモリＩＣ２の接続ピン
０１〜１０とは、互いに向かい合せた状態で同一機能を
有するピン同士が互いに対応する対称な関係に配置され
ている。
１および裏側メモリＩＣ２は、１０本の接続ピンを左右
に突出させて形成されている。そして、表側メモリＩＣ
１の接続ピン０１〜１０と裏側メモリＩＣ２の接続ピン
０１〜１０とは、互いに向かい合せた状態で同一機能を
有するピン同士が互いに対応する対称な関係に配置され
ている。
【００１２】すなわち、実施例は、メモリＩＣ１を従来
品とすると、これとピン対称型のメモリＩＣ２を使用し
たものである。そして、図１および図２中０１〜１０で
示すメモリＩＣピンは、同番号のピンは同機能（同じ制
御信号を意味する）を有するものである。
品とすると、これとピン対称型のメモリＩＣ２を使用し
たものである。そして、図１および図２中０１〜１０で
示すメモリＩＣピンは、同番号のピンは同機能（同じ制
御信号を意味する）を有するものである。
【００１３】図２において、両面実装型メモリパッケー
ジは、プリント基板３に、メモリＩＣ制御信号パターン
５を付設し、表裏面のパターンを接続するためのスルー
ホール６を有している。
ジは、プリント基板３に、メモリＩＣ制御信号パターン
５を付設し、表裏面のパターンを接続するためのスルー
ホール６を有している。
【００１４】そして、両面実装型メモリパッケージのプ
リント基板３の表面に、表側メモリＩＣ１を実装し、他
方にピン対称型の裏側メモリＩＣ２を実装する。符号４
は、メモリＩＣの制御信号を効率よく配線するための引
き出し線である。
リント基板３の表面に、表側メモリＩＣ１を実装し、他
方にピン対称型の裏側メモリＩＣ２を実装する。符号４
は、メモリＩＣの制御信号を効率よく配線するための引
き出し線である。
【００１５】すなわち、本実施例では、表側メモリＩＣ
１を従来品とすると、表面に従来のメモリＩＣ１を実装
し、裏面にピン対称型メモリＩＣ２を実装している関係
になる。
１を従来品とすると、表面に従来のメモリＩＣ１を実装
し、裏面にピン対称型メモリＩＣ２を実装している関係
になる。
【００１６】したがって、前記のように、メモリＩＣを
表裏面に実装すると、メモリＩＣ１，２の同機能のピン
はプリント基板３をはさみ全く同位置に配されることに
なり、スルーホール６一つで接続することが可能となる
。
表裏面に実装すると、メモリＩＣ１，２の同機能のピン
はプリント基板３をはさみ全く同位置に配されることに
なり、スルーホール６一つで接続することが可能となる
。
【００１７】また、メモリＩＣ制御信号パターン５の配
線においては、表裏面に実装されたメモリＩＣの引き出
し線４をスルーホール６で接続し、このスルーホール６
をメモリＩＣ制御信号パターン５に接続する。
線においては、表裏面に実装されたメモリＩＣの引き出
し線４をスルーホール６で接続し、このスルーホール６
をメモリＩＣ制御信号パターン５に接続する。
【００１８】メモリＩＣ制御信号パターン５は、メモリ
ＩＣの共通制御信号（アドレス，ＲＡＳ，ＣＡＳ，ＷＥ
等）の本数分だけ存在し、従来の技術のように、表裏面
各々パターンを配線していたのとは異なり、従来と比較
して配線効率は単純に２倍良くなる。
ＩＣの共通制御信号（アドレス，ＲＡＳ，ＣＡＳ，ＷＥ
等）の本数分だけ存在し、従来の技術のように、表裏面
各々パターンを配線していたのとは異なり、従来と比較
して配線効率は単純に２倍良くなる。
【００１９】また、メモリＩＣ制御信号パターン５を表
裏面のどちらかで配線しようとすると、スルーホール６
が２つ必要となるが本発明の手法を用いるとスルーホー
ル６も半減することができる。
裏面のどちらかで配線しようとすると、スルーホール６
が２つ必要となるが本発明の手法を用いるとスルーホー
ル６も半減することができる。
【００２０】
【発明の効果】以上説明したように本発明の両面実装型
メモリパッケージによれば、従来のメモリＩＣと全く対
称なピン配置のメモリＩＣを両面実装型メモリパッケー
ジの表裏面どちらかに実装させることになるので、一本
の配線パターンに表裏のメモリＩＣの同一機能を有する
ピンを接続することができ、メモリＩＣの共通制御信号
パターンの配線性を向上させることができるという効果
がある。
メモリパッケージによれば、従来のメモリＩＣと全く対
称なピン配置のメモリＩＣを両面実装型メモリパッケー
ジの表裏面どちらかに実装させることになるので、一本
の配線パターンに表裏のメモリＩＣの同一機能を有する
ピンを接続することができ、メモリＩＣの共通制御信号
パターンの配線性を向上させることができるという効果
がある。
【図１】本発明の実施例に係る両面実装型メモリパッケ
ージに使用する表側メモリＩＣを示す平面図である。
ージに使用する表側メモリＩＣを示す平面図である。
【図２】本発明の実施例に係る両面実装型メモリパッケ
ージに使用する裏側メモリＩＣを示す平面図である。
ージに使用する裏側メモリＩＣを示す平面図である。
【図３】本発明の実施例に係る両面実装型メモリパッケ
ージを示す平面図である。
ージを示す平面図である。
【図４】本発明の実施例に係る両面実装型メモリパッケ
ージを示す横断面図である。
ージを示す横断面図である。
【図５】本発明の実施例に係る両面実装型メモリパッケ
ージを示す縦断面図である。
ージを示す縦断面図である。
【図６】従来の両面実装型メモリパッケージを示す平面
図である。
図である。
【図７】従来の両面実装型メモリパッケージの裏面の状
態を示す透視平面図である。
態を示す透視平面図である。
１ 表側メモリＩＣ
２ 裏側メモリＩＣ
３ プリント基板
４ 引き出し線
５ メモリＩＣ制御信号パターン
６ スルーホール
Claims (1)
- 【請求項１】 プリント基板の表裏に、互いに同一機
能を有する接続ピンを有した表側メモリＩＣおよび裏側
メモリＩＣをそれぞれ向かい合せて配線した両面実装型
メモリパッケージにおいて、表側メモリＩＣの接続ピン
と裏側メモリＩＣの接続ピンとを、上記向かい合わせた
状態で同一機能を有するピン同士が互いに対応する対称
な関係に配置したことを特徴とする両面実装型メモリパ
ッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3126801A JPH04329692A (ja) | 1991-04-30 | 1991-04-30 | 両面実装型メモリパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3126801A JPH04329692A (ja) | 1991-04-30 | 1991-04-30 | 両面実装型メモリパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04329692A true JPH04329692A (ja) | 1992-11-18 |
Family
ID=14944299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3126801A Pending JPH04329692A (ja) | 1991-04-30 | 1991-04-30 | 両面実装型メモリパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04329692A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420756A (en) * | 1992-06-19 | 1995-05-30 | Kabushiki Kaisha Toshiba | Memory card including stacked semiconductor memory elements located on a printed circuit board having a straight wiring pattern |
| JP2006216956A (ja) * | 2005-02-02 | 2006-08-17 | Samsung Electronics Co Ltd | 配線構造を有するメモリモジュール |
-
1991
- 1991-04-30 JP JP3126801A patent/JPH04329692A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420756A (en) * | 1992-06-19 | 1995-05-30 | Kabushiki Kaisha Toshiba | Memory card including stacked semiconductor memory elements located on a printed circuit board having a straight wiring pattern |
| JP2006216956A (ja) * | 2005-02-02 | 2006-08-17 | Samsung Electronics Co Ltd | 配線構造を有するメモリモジュール |
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