JPH0349255A - 半導体集積回路の封止方式 - Google Patents

半導体集積回路の封止方式

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Publication number
JPH0349255A
JPH0349255A JP1185456A JP18545689A JPH0349255A JP H0349255 A JPH0349255 A JP H0349255A JP 1185456 A JP1185456 A JP 1185456A JP 18545689 A JP18545689 A JP 18545689A JP H0349255 A JPH0349255 A JP H0349255A
Authority
JP
Japan
Prior art keywords
integrated circuit
usual
double
sealing
same
Prior art date
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Pending
Application number
JP1185456A
Other languages
English (en)
Inventor
Hidetaka Oki
沖　秀隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH0349255A publication Critical patent/JPH0349255A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3421—Leaded components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路の封止方式に関する。
〔従来の技術〕
従来、集積回路では、端子引出し形状は−通りしかなく
端子配置が逆になっているパッケージは存在しない。
〔発明が解決しようとする課題〕
上述した従来の集積回路では、外部端子のパッケージへ
の引き出し方が−通りしかなくプリント基板に両面実装
する場合、同−ＩＣを多数並列に並べる場合、例えばメ
モリボード等はこの典型であるが、プリント板の表側と
裏側とで同じ位置にとり付けた場合、同一機能の端子が
同じ位置にこない。
このため、同一機能端子を同一信号ネットに接続する場
合、表面、裏面別々に信号パタンを設けるかあるいは、
片面側で配線パタンをクロスして接続する等の処置が必
要であるという欠点があった。
〔課題を解決するための手段〕
本発明の集積回路は、リードを整形した時通常品と端子
接続が逆になる形状のリードフレームと、そのリードフ
レームに対して通常品とは反対側からチップをマウント
する形態とを有している。
〔実施例〕
次に本発明について、図面を参照して説明する。
第１図は一実施例の縦断面図である。第２図は通常品の
断面図を示している。ここではパッケージとしてＪ・リ
ードタイプのＰＬＣＣを例にとっている。１０１，２０
１はリードフレームを、１０２．２０２は半導体チップ
を、１０３，２０３はボンディング・ワイアを、１０４
，２０４はモールドを示す。
第３図は、第１図の接続を逆転した集積回路と、第２図
の通常品をプリント板の同一位置に両面実装した場合の
断面図を示す。
パッケージにチップをマウントする際に、フェイスの方
向を逆転した集積回路を裏面に実装しているので表面に
実装した通常品と同一機能端子が、プリント板の二次元
的な位置が同一座標上にくることになり、両者の半田付
用パッドは１ケのスルーホールを設けるだけで、接続す
ることが可能になり余分なバタンを必要としない。
第４図はメモリ素子を複数個並列に接続し、同一機能端
子を相互に接続している回路図である。
チップセレクト、アウトプットイネーブルは、個々の制
御信号になるがアドレス入力、データ入出力端子は同一
ネットの信号である。この回路例で、両面実装する場合
半数のメモリ素子を上述の形式で裏側に実装すればアド
レス系、データ系の信号バタンの引き廻しを容易にでき
る。
〔発明の効果〕
以上説明したように本発明では、外部端子の接続関係が
通常品と鏡像関係になるように封止した集積回路を用い
ることにより、両面実装した場合、プリント板の信号バ
タンの配線が容易になる効果がある。
【図面の簡単な説明】
第１図は、本発明の一実施例の断面図、第２図は同一チ
ップの通常のマウント状態を示す断面図、第３図は両者
を両面実装のプリント板に搭載した状態の断面図、第４
図は本発明の一使用例を示す回路図である。 １０１・・・リードフレーム、１０２・・・チップ、１
０３・・・ボンディングワイア、１０４・・・モールド
、２０１・・・リードフレーム、２０２・・・チップ、
２０３・・・ボンディングワイア、２０４・・・モール
ド、３０１・・・通常端子接続の集積回路、３０２・・
・逆接続の集積回路、３０３・−・両面プリント基板、
３０４・・・半田パッド、３０５・・・スルーホール、
３０６・・・信号用バタン、４０１・・・メモリチップ
、４０２・・・アドレスライン、４０３・・・データラ
イン、４０４・・・アウトプット・イネーブルライン。

Claims (1)

    【特許請求の範囲】
  1. 　ある集積回路と外部端子の機能と前記外部端子位置と
    の関係が互い鏡像関係にあることを特徴とする半導体集
    積回路の封止方式。
JP1185456A 1989-07-17 1989-07-17 半導体集積回路の封止方式 Pending JPH0349255A (ja)

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JP1185456A JPH0349255A (ja) 1989-07-17 1989-07-17 半導体集積回路の封止方式

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JP1185456A JPH0349255A (ja) 1989-07-17 1989-07-17 半導体集積回路の封止方式

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JPH0349255A true JPH0349255A (ja) 1991-03-04

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ID=16171111

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Application Number Title Priority Date Filing Date
JP1185456A Pending JPH0349255A (ja) 1989-07-17 1989-07-17 半導体集積回路の封止方式

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JP (1) JPH0349255A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005121718A (ja) * 2003-10-14 2005-05-12 Fujitsu Hitachi Plasma Display Ltd プラズマディスプレイ装置
US7394160B2 (en) 2005-02-02 2008-07-01 Samsung Electronics Co., Ltd. Printed wires arrangement for in-line memory (IMM) module
US7598929B2 (en) 2003-10-14 2009-10-06 Fujitsu Hitachi Plasma Display Limited Plasma display apparatus
JP2010044415A (ja) * 2009-11-13 2010-02-25 Hitachi Plasma Display Ltd プラズマディスプレイ装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005121718A (ja) * 2003-10-14 2005-05-12 Fujitsu Hitachi Plasma Display Ltd プラズマディスプレイ装置
US7598929B2 (en) 2003-10-14 2009-10-06 Fujitsu Hitachi Plasma Display Limited Plasma display apparatus
US7394160B2 (en) 2005-02-02 2008-07-01 Samsung Electronics Co., Ltd. Printed wires arrangement for in-line memory (IMM) module
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