JPH0433065B2 - - Google Patents
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- Publication number
- JPH0433065B2 JPH0433065B2 JP60141647A JP14164785A JPH0433065B2 JP H0433065 B2 JPH0433065 B2 JP H0433065B2 JP 60141647 A JP60141647 A JP 60141647A JP 14164785 A JP14164785 A JP 14164785A JP H0433065 B2 JPH0433065 B2 JP H0433065B2
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- JP
- Japan
- Prior art keywords
- bus
- signal
- request
- requesting device
- requesting
- Prior art date
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- Bus Control (AREA)
Description
【発明の詳細な説明】
〔概要〕
バス使用権を付与されたバス要求装置に対し予
め決められる時間の間共通バスを連続して使用す
る限りそのバス要求装置に共通バスを専用させ、
前記予め決められた時間経過前であつても、共通
バスの連続した使用が終了するならば、他のバス
要求装置に対し共通バスを解放する。これによ
り、バス使用効率の向上が図れる。又この時間の
経過後には他のバス要求装置によるバス要求が発
生しないならば、バス使用権を付与されていたバ
ス要求装置にバス使用権を与える。これにより、
特にバス使用頻度の高いバス要求装置のバス獲得
のためのオーバーヘツドの有意な減少を生ぜしめ
る。
め決められる時間の間共通バスを連続して使用す
る限りそのバス要求装置に共通バスを専用させ、
前記予め決められた時間経過前であつても、共通
バスの連続した使用が終了するならば、他のバス
要求装置に対し共通バスを解放する。これによ
り、バス使用効率の向上が図れる。又この時間の
経過後には他のバス要求装置によるバス要求が発
生しないならば、バス使用権を付与されていたバ
ス要求装置にバス使用権を与える。これにより、
特にバス使用頻度の高いバス要求装置のバス獲得
のためのオーバーヘツドの有意な減少を生ぜしめ
る。
本発明はバス占有制御方式に関し、更に詳しく
云えば、共通バスを専用し得る時間をバス使用権
を付与された装置に与えるようにしたバス占有制
御方式に関する。
云えば、共通バスを専用し得る時間をバス使用権
を付与された装置に与えるようにしたバス占有制
御方式に関する。
情報処理システムは共通のバスに複数のバス要
求装置が接続されて構成されるものが多い。この
ような構成システムにおいては、必然的に各バス
要求装置のためのバス獲得処理をしなければなら
なくなつて来る。このバス獲得処理はシステムの
オーバーヘツドを高くする要因となるから、その
バス獲得処理のための技術的手段の改善が要望さ
れる所以である。特に、バス使用頻度に差違があ
る複数のバス要求装置が混在しているシステムに
おいては、この要求は高い。
求装置が接続されて構成されるものが多い。この
ような構成システムにおいては、必然的に各バス
要求装置のためのバス獲得処理をしなければなら
なくなつて来る。このバス獲得処理はシステムの
オーバーヘツドを高くする要因となるから、その
バス獲得処理のための技術的手段の改善が要望さ
れる所以である。特に、バス使用頻度に差違があ
る複数のバス要求装置が混在しているシステムに
おいては、この要求は高い。
上述した構成システムにおけるバス獲得方式に
は次のようなものがある。
は次のようなものがある。
各バス要求装置にデータ転送要求が生ずると、
該各装置からバス要求信号が送出される。これら
バス要求信号はシステムで定められたバス使用権
優先順位判定方式に従つてそのうちの１つのバス
要求装置にバス使用権が与えられる。バス使用権
が与えられたバス要求装置はバス使用中を表示す
る信号を送出してデータ転送を行い、転送終了後
バス使用中を表示する信号をオフにしてバスを解
放し、他のバス要求装置によるバスの使用を許容
する如きものである。
該各装置からバス要求信号が送出される。これら
バス要求信号はシステムで定められたバス使用権
優先順位判定方式に従つてそのうちの１つのバス
要求装置にバス使用権が与えられる。バス使用権
が与えられたバス要求装置はバス使用中を表示す
る信号を送出してデータ転送を行い、転送終了後
バス使用中を表示する信号をオフにしてバスを解
放し、他のバス要求装置によるバスの使用を許容
する如きものである。
又、他のバス要求装置がバスを要求するまでバ
スを保持し続ける如きものもある。
スを保持し続ける如きものもある。
上述の前者の方式は１回のデータ転送毎にバス
を解放することとなるため、バス使用頻度の高い
バス要求装置においては毎回バス獲得の処理を行
なわければならないため、そのオーバーヘツドが
大きくなり、データ転送能力を阻害する原因とな
る。又、後者の方式においても、複数のバス要求
が頻繁になるようなシステムにおいては、同種の
問題がクローズアツプされて来る。
を解放することとなるため、バス使用頻度の高い
バス要求装置においては毎回バス獲得の処理を行
なわければならないため、そのオーバーヘツドが
大きくなり、データ転送能力を阻害する原因とな
る。又、後者の方式においても、複数のバス要求
が頻繁になるようなシステムにおいては、同種の
問題がクローズアツプされて来る。
本発明は上述したような問題点に鑑みて創作さ
れたもので、特にバス使用頻度の高いバス要求装
置でのバス獲得のオーバーヘツドを減少させ、バ
ス使用効率を高め得るバス占有制御方式を提供す
ることを目的とする。
れたもので、特にバス使用頻度の高いバス要求装
置でのバス獲得のオーバーヘツドを減少させ、バ
ス使用効率を高め得るバス占有制御方式を提供す
ることを目的とする。
第１図は本発明の原理ブロツク図を示す。本発
明は、共通バスに接続可能な複数のバス要求装置
によるバス使用要求に対し予め決められる関係で
定まつて来る前記複数のバス要求装置のうちの１
つのバス要求装置にバス使用権が与えられて前記
共通バスを使用するシステムにあつて、かつ前記
複数のバス要求装置のうち少なくとも２つ以上の
バス要求装置は、バス使用要求について各別には
優先順位を与えられておらず、共通の単一順位が
与えられているシステムにおいて、 バス使用要求を発生した前記単一順位のバス要
求装置に対してバス使用権を与えるバス使用権付
与手段１と、 該バス使用権付与手段１によつてバス使用権が
与えられたバス使用権を示す信号の発生後にバス
使用権が与えられた装置以外の前記単一順位のバ
ス要求装置からのバス使用要求を検出したとき
に、前記バス使用権を示す信号が発生した時刻か
ら予め決められた時間が経過する前であつて、か
つ前記バス使用権を与えられた単一順位のバス要
求装置が前記共通バスを連続して使用する要求を
有するときには、前記バス使用権付与手段１によ
るバス使用権の付与を禁止するバス使用権付与制
御手段２とを設けて構成したものである。
明は、共通バスに接続可能な複数のバス要求装置
によるバス使用要求に対し予め決められる関係で
定まつて来る前記複数のバス要求装置のうちの１
つのバス要求装置にバス使用権が与えられて前記
共通バスを使用するシステムにあつて、かつ前記
複数のバス要求装置のうち少なくとも２つ以上の
バス要求装置は、バス使用要求について各別には
優先順位を与えられておらず、共通の単一順位が
与えられているシステムにおいて、 バス使用要求を発生した前記単一順位のバス要
求装置に対してバス使用権を与えるバス使用権付
与手段１と、 該バス使用権付与手段１によつてバス使用権が
与えられたバス使用権を示す信号の発生後にバス
使用権が与えられた装置以外の前記単一順位のバ
ス要求装置からのバス使用要求を検出したとき
に、前記バス使用権を示す信号が発生した時刻か
ら予め決められた時間が経過する前であつて、か
つ前記バス使用権を与えられた単一順位のバス要
求装置が前記共通バスを連続して使用する要求を
有するときには、前記バス使用権付与手段１によ
るバス使用権の付与を禁止するバス使用権付与制
御手段２とを設けて構成したものである。
或るバス要求装置がバス使用権付与手段１によ
つてバス使用権を与えられると、そのバス使用権
はバス使用権付与手段２によつてその付与された
時刻から予め決められる時間の間バスを連続して
使用する限り他のバス使用要求によつて妨害され
ることなく有効とされる。前記予め決められた時
間経過前であつても、バス使用権を与えられたバ
ス要求装置によるバス使用完了でバスを解放する
し、又その時間経過後であつても他のバス要求装
置からバス要求が無ければ、前記バス使用権を与
えられたバス要求装置にバス使用権を与えたまま
にして置く。
つてバス使用権を与えられると、そのバス使用権
はバス使用権付与手段２によつてその付与された
時刻から予め決められる時間の間バスを連続して
使用する限り他のバス使用要求によつて妨害され
ることなく有効とされる。前記予め決められた時
間経過前であつても、バス使用権を与えられたバ
ス要求装置によるバス使用完了でバスを解放する
し、又その時間経過後であつても他のバス要求装
置からバス要求が無ければ、前記バス使用権を与
えられたバス要求装置にバス使用権を与えたまま
にして置く。
このようにすることにより、バス使用効率を高
め、バス使用頻度の高いバス要求装置のバス獲得
のオーバーヘツドを減少させることができる。
め、バス使用頻度の高いバス要求装置のバス獲得
のオーバーヘツドを減少させることができる。
第２図は本発明を実施するシステム構成図で、
第３図はその要部構成図である。第２図におい
て、１０は主記憶装置で、これは主記憶制御装置
１１を介して中央処理装置１２及びDMA（Direct
Memory Access）コントローラ１３または入出
力装置１７1，１７2，…１７nによつてアクセス
可能とされている。中央処理装置１２及びDMA
コントローラ１３には入出力バス１４が接続さ
れ、DMAコントローラ１３には又DMA制御バ
ス１５が接続されている。入出力バス１４及び
DMA制御バス１５には入出力装置１６1，１６2，
１６3，…，１６lが接続され、DMAコントロー
ラがこれら入出力装置のバス占有制御を代行して
データ転送を行なう。また、入出力バス１４のみ
に接続された入出力装置１７1，１７2，…１７n
は自らバス使用権を獲得してデータ転送を行な
う。２０はバスアービタ（入出力バスの使用権付
与制御手段）である。
第３図はその要部構成図である。第２図におい
て、１０は主記憶装置で、これは主記憶制御装置
１１を介して中央処理装置１２及びDMA（Direct
Memory Access）コントローラ１３または入出
力装置１７1，１７2，…１７nによつてアクセス
可能とされている。中央処理装置１２及びDMA
コントローラ１３には入出力バス１４が接続さ
れ、DMAコントローラ１３には又DMA制御バ
ス１５が接続されている。入出力バス１４及び
DMA制御バス１５には入出力装置１６1，１６2，
１６3，…，１６lが接続され、DMAコントロー
ラがこれら入出力装置のバス占有制御を代行して
データ転送を行なう。また、入出力バス１４のみ
に接続された入出力装置１７1，１７2，…１７n
は自らバス使用権を獲得してデータ転送を行な
う。２０はバスアービタ（入出力バスの使用権付
与制御手段）である。
第３図はDMAコントローラ１３及びバスアー
ビタ２０の詳細図である。
ビタ２０の詳細図である。
３０はDMAプライオリテイ回路で、これは複
数のアクセス要求装置例えば入出力装置からの
DMA転送要求信号DREQ０〜DREQnを受けて
サブチヤネル選択信号をDMAサブチヤネル
（＃０〜＃ｎ）３１及びDMA応答回路３２へ送
る。DMA応答回路３２はDMA転送要求信号に
対する応答回路DACK０〜DACKnを発生してこ
れを対応するアクセス要求装置へ送り、又バス占
有制御部３３へ転送終了信号TENDを送る。３
４は後述するデータ転送要求信号TRをバス占有
制御部３３から受けてデータ転送に必要なタイミ
ング信号をDMAサブチヤネル３１、DMA応答
回路３２及び主記憶アクセス制御部３５へ送るデ
ータ転送タイミング制御部である。主記憶アクセ
ス制御部３５はDMAサブチヤネル３１をメモリ
インターフエース３６へ接続する。これらの各構
成要素３０〜３６は従来装置に備えられているも
のである。
数のアクセス要求装置例えば入出力装置からの
DMA転送要求信号DREQ０〜DREQnを受けて
サブチヤネル選択信号をDMAサブチヤネル
（＃０〜＃ｎ）３１及びDMA応答回路３２へ送
る。DMA応答回路３２はDMA転送要求信号に
対する応答回路DACK０〜DACKnを発生してこ
れを対応するアクセス要求装置へ送り、又バス占
有制御部３３へ転送終了信号TENDを送る。３
４は後述するデータ転送要求信号TRをバス占有
制御部３３から受けてデータ転送に必要なタイミ
ング信号をDMAサブチヤネル３１、DMA応答
回路３２及び主記憶アクセス制御部３５へ送るデ
ータ転送タイミング制御部である。主記憶アクセ
ス制御部３５はDMAサブチヤネル３１をメモリ
インターフエース３６へ接続する。これらの各構
成要素３０〜３６は従来装置に備えられているも
のである。
バス占有制御部３３はバス要求信号BRQdをバ
スアービタ２０へ送つて、そのときバスを要求し
ているバス要求装置のなかで信号BRQdが最高位
にあれば信号BGRdをバス占有制御部３３に送つ
てバス使用中表示信号BSYdを発生する。この信
号BSYdはタイマ４１へ与えられて所定時間経過
後に信号REL２が発生されてバス占有制御部３
３へ供給される。信号BSYdはオープンコレクタ
素子４２で駆動され、他のバス要求装置のバス使
用中表示信号とワイヤードアンドされた信
号はバスアービタ２０にバス使用中を通知する。
スアービタ２０へ送つて、そのときバスを要求し
ているバス要求装置のなかで信号BRQdが最高位
にあれば信号BGRdをバス占有制御部３３に送つ
てバス使用中表示信号BSYdを発生する。この信
号BSYdはタイマ４１へ与えられて所定時間経過
後に信号REL２が発生されてバス占有制御部３
３へ供給される。信号BSYdはオープンコレクタ
素子４２で駆動され、他のバス要求装置のバス使
用中表示信号とワイヤードアンドされた信
号はバスアービタ２０にバス使用中を通知する。
上述の信号BRQdはアンドゲート５０から発生
されるが、該アンドゲート５０の入力は信号
DREQ０〜DREQnを受けるオアゲート５１の出
力信号DRQSとＪ−Ｋフリツプフロツプ５２の
出力信号（）である。このＪ−Ｋフリツプ
フロツプ５２は上述の信号BGRdによつてセツト
され、アンドゲート５３の出力信号によつてリセ
ツトされる。このアンドゲート５３は信号REL
１及びＪ−Ｋフリツプフロツプ５４の出力信号
TRがあつて、且つ信号DRQSがないか、又は信
号REL２があるときに出力信号を発生する。Ｊ
−Ｋフリツプフロツプ５４はアンドゲート５５の
出力信号によつてセツトされ、上述した信号
TENDによつてリセツトされる。アンドゲート
５５は信号BSYd及びDRQSがあつて且つ信号
REL１及びREL２がないときに出力信号を発生
する。
されるが、該アンドゲート５０の入力は信号
DREQ０〜DREQnを受けるオアゲート５１の出
力信号DRQSとＪ−Ｋフリツプフロツプ５２の
出力信号（）である。このＪ−Ｋフリツプ
フロツプ５２は上述の信号BGRdによつてセツト
され、アンドゲート５３の出力信号によつてリセ
ツトされる。このアンドゲート５３は信号REL
１及びＪ−Ｋフリツプフロツプ５４の出力信号
TRがあつて、且つ信号DRQSがないか、又は信
号REL２があるときに出力信号を発生する。Ｊ
−Ｋフリツプフロツプ５４はアンドゲート５５の
出力信号によつてセツトされ、上述した信号
TENDによつてリセツトされる。アンドゲート
５５は信号BSYd及びDRQSがあつて且つ信号
REL１及びREL２がないときに出力信号を発生
する。
６０はバス要求信号BRQ０〜BRQm及び
BRQd並びにを受けてバスが空き状態にな
つて最もプライオリテイの高いバス要求信号に対
応するバス使用許可信号BGRi（ｉ＝０〜ｍ）を
送出するバスプライオリテイ回路である。６１は
バス要求信号BRQ０〜BRQmを受けて信号REL
１を発生するオアゲートである。
BRQd並びにを受けてバスが空き状態にな
つて最もプライオリテイの高いバス要求信号に対
応するバス使用許可信号BGRi（ｉ＝０〜ｍ）を
送出するバスプライオリテイ回路である。６１は
バス要求信号BRQ０〜BRQmを受けて信号REL
１を発生するオアゲートである。
上述のような構成の下におけるバス占有の制御
態様を以下に説明する。
態様を以下に説明する。
複数のDMA要求信号DREQ０〜DREQnのう
ちの１つ以上が高レベルになると、信号DRQSが
高レベルＨとなり信号が高レベルＨにある
即ちDMAコントローラがバス使用権を持つてい
ないならばアンドゲート５０からバス要求信号
BRQdが出力される。
ちの１つ以上が高レベルになると、信号DRQSが
高レベルＨとなり信号が高レベルＨにある
即ちDMAコントローラがバス使用権を持つてい
ないならばアンドゲート５０からバス要求信号
BRQdが出力される。
バスが空き状態にあり（が高レベルにあ
り）、バスを要求しているバス要求装置の中で信
号BRQdが最高位にあるならば、信号BGRdを高
レベルにする。これにより、信号BSYdが高レベ
ルに変えられるつまりバス使用中を表示する。信
号BSYdはタイマ４１を動作させると共に他のバ
ス要求装置のバス使用中表示とワイヤードアンド
された信号によりバスアービタにバス使用
中を通知する。
り）、バスを要求しているバス要求装置の中で信
号BRQdが最高位にあるならば、信号BGRdを高
レベルにする。これにより、信号BSYdが高レベ
ルに変えられるつまりバス使用中を表示する。信
号BSYdはタイマ４１を動作させると共に他のバ
ス要求装置のバス使用中表示とワイヤードアンド
された信号によりバスアービタにバス使用
中を通知する。
これと並行して、信号BSYdを受けるアンドゲ
ート５５はそのアンド条件が満たされてＪ−Ｋフ
リツプフロツプ５４から信号TRが発生され、
DMAコントローラ１３は信号TRが高レベルに
ある間主記憶アクセスや、対応する信号DACKi
（ｉは０〜ｎ）を高レベルにしての対応するアク
セス要求装置１６ｉとの間のデータ転送などの従
来と同様の一連のシーケンス処理を行なう。
ート５５はそのアンド条件が満たされてＪ−Ｋフ
リツプフロツプ５４から信号TRが発生され、
DMAコントローラ１３は信号TRが高レベルに
ある間主記憶アクセスや、対応する信号DACKi
（ｉは０〜ｎ）を高レベルにしての対応するアク
セス要求装置１６ｉとの間のデータ転送などの従
来と同様の一連のシーケンス処理を行なう。
このようにして、DMAコントローラ１３が一
度バス使用権を獲得すると、タイマ４１からの信
号REL２が高レベルＨにならず（予め決められ
る時間が経過する前に）、未処理のDMA要求が
残つている限り、バスを解放しない。つまり、
REL１＝Ｈ、REL２＝ＬでDRQS＝Ｈ（未処理の
DMA要求がある）にあるならば、バスを解放せ
ず（アンドゲート５３からＪ−Ｋフリツプフロツ
プをリセツトする信号は発生されない）、前記の
データ転送終了後再びTR＝Ｈにしてデータ転送
を続行する。
度バス使用権を獲得すると、タイマ４１からの信
号REL２が高レベルＨにならず（予め決められ
る時間が経過する前に）、未処理のDMA要求が
残つている限り、バスを解放しない。つまり、
REL１＝Ｈ、REL２＝ＬでDRQS＝Ｈ（未処理の
DMA要求がある）にあるならば、バスを解放せ
ず（アンドゲート５３からＪ−Ｋフリツプフロツ
プをリセツトする信号は発生されない）、前記の
データ転送終了後再びTR＝Ｈにしてデータ転送
を続行する。
しかし、REL１＝ＨになつていてREL２＝Ｈ
即ち予め決められた時間が経過した時には、未処
理のDMA要求があつても新たにデータ転送を開
始しないようにし、＝Ｈとなつたときバスを
解放する（BSYd＝Ｌにする）。
即ち予め決められた時間が経過した時には、未処
理のDMA要求があつても新たにデータ転送を開
始しないようにし、＝Ｈとなつたときバスを
解放する（BSYd＝Ｌにする）。
又、REL１＝Ｈで、REL２＝Ｌである場合に、
DRQS＝Ｌ（DMA要求なし）で且つデータ転送中
にもない（＝Ｈ）ならばバスを解放する。
DRQS＝Ｌ（DMA要求なし）で且つデータ転送中
にもない（＝Ｈ）ならばバスを解放する。
なお、上記実施例におけるタイマが与える時間
は固定的であつても、可変的であつてもよい。
は固定的であつても、可変的であつてもよい。
以上説明したように本発明によれば、バス要求
装置、特にバス使用頻度の高いバス要求装置のバ
ス獲得に要するオーバーヘツドを減少させ、バス
使用効率を高めることができる。
装置、特にバス使用頻度の高いバス要求装置のバ
ス獲得に要するオーバーヘツドを減少させ、バス
使用効率を高めることができる。
第１図は本発明の原理ブロツク図、第２図は本
発明を実施するシステム構成図、第３図は第２図
システムにおける本発明要部構成を示す図であ
る。 第１図において、１はバス使用権付与手段、２
はバス使用権付与制御手段である。
発明を実施するシステム構成図、第３図は第２図
システムにおける本発明要部構成を示す図であ
る。 第１図において、１はバス使用権付与手段、２
はバス使用権付与制御手段である。
Claims (1)
- 【特許請求の範囲】 １ 共通バスに接続可能な複数のバス要求装置に
よるバス使用要求に対し予め決められる関係で定
まつて来る前記複数のバス要求装置のうちの１つ
のバス要求装置にバス使用権が与えられて前記共
通バスを使用するシステムにあつて、かつ前記複
数のバス要求装置のうち少なくとも２つ以上のバ
ス要求装置は、バス使用要求について各別には優
先順位を与えられておらず、共通の単一順位が与
えられているシステムにおいて、 バス使用要求を発生した前記単一順位のバス要
求装置に対してバス使用権を与えるバス使用権付
与手段１と、 該バス使用権付与手段１によつてバス使用権が
与えられたバス使用権を示す信号の発生後にバス
使用権が与えられた装置以外の前記単一順位のバ
ス要求装置からのバス使用要求を検出したとき
に、前記バス使用権を示す信号が発生した時刻か
ら予め決められた時間が経過する前であつて、か
つ前記バス使用権を与えられた単一順位のバス要
求装置が前記共通バスを連続して使用する要求を
有するときには、前記バス使用権付与手段１によ
るバス使用権の付与を禁止するバス使用権付与制
御手段２とを設けたことを特徴とするバス占有制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14164785A JPS623364A (ja) | 1985-06-28 | 1985-06-28 | バス占有制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14164785A JPS623364A (ja) | 1985-06-28 | 1985-06-28 | バス占有制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS623364A JPS623364A (ja) | 1987-01-09 |
| JPH0433065B2 true JPH0433065B2 (ja) | 1992-06-02 |
Family
ID=15296908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14164785A Granted JPS623364A (ja) | 1985-06-28 | 1985-06-28 | バス占有制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS623364A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2624989B2 (ja) * | 1988-02-19 | 1997-06-25 | 株式会社日立製作所 | データ転送制御装置 |
| CA2021826A1 (en) * | 1989-10-23 | 1991-04-24 | Darryl Edmond Judice | Delay logic for preventing cpu lockout from bus ownership |
| JP2624388B2 (ja) * | 1991-04-24 | 1997-06-25 | 松下電子工業株式会社 | Ｄｍａ装置 |
| US6115767A (en) | 1996-03-04 | 2000-09-05 | Matsushita Electric Industrial Co., Ltd. | Apparatus and method of partially transferring data through bus and bus master control device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56166534A (en) * | 1980-05-27 | 1981-12-21 | Mitsubishi Electric Corp | Simultaneous selection preventing circuit |
| JPS59223827A (ja) * | 1983-06-03 | 1984-12-15 | Hitachi Micro Comput Eng Ltd | バスア−ビトレ−シヨン回路 |
-
1985
- 1985-06-28 JP JP14164785A patent/JPS623364A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS623364A (ja) | 1987-01-09 |
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