JPH04330732A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04330732A JPH04330732A JP10073091A JP10073091A JPH04330732A JP H04330732 A JPH04330732 A JP H04330732A JP 10073091 A JP10073091 A JP 10073091A JP 10073091 A JP10073091 A JP 10073091A JP H04330732 A JPH04330732 A JP H04330732A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板の選択的領
域にイオン注入法で不純物を導入した半導体装置そよび
その製造方法に関する。
域にイオン注入法で不純物を導入した半導体装置そよび
その製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の製造方法は、半導体
装置の微細化に伴い、イオン注入法を用いた自己整合法
を利用している。
装置の微細化に伴い、イオン注入法を用いた自己整合法
を利用している。
【０００３】以下に、従来の半導体装置の製造方法につ
いて説明する。図２（ａ）〜（ｆ）は従来の半導体装置
の製造方法の一例として、ｎチャネルＭＯＳ構造電界効
果型トランジスタ（以下、ｎＭＯＳトランジスタと略す
）の製造方法の工程順断面図を示すものである。図２に
おいて、２１はＰ型シリコン基板、２２はゲート酸化膜
、２３は多結晶シリコン膜、２４はｎ−型不純物層、２
５は側壁酸化膜、２６はｎ＋型不純物層である。
いて説明する。図２（ａ）〜（ｆ）は従来の半導体装置
の製造方法の一例として、ｎチャネルＭＯＳ構造電界効
果型トランジスタ（以下、ｎＭＯＳトランジスタと略す
）の製造方法の工程順断面図を示すものである。図２に
おいて、２１はＰ型シリコン基板、２２はゲート酸化膜
、２３は多結晶シリコン膜、２４はｎ−型不純物層、２
５は側壁酸化膜、２６はｎ＋型不純物層である。
【０００４】以上のように構成されたｎＭＯＳトランジ
スタの製造方法について、以下、説明する。
スタの製造方法について、以下、説明する。
【０００５】まず、図２（ａ）において、Ｐ型シリコン
基板２１の表面にゲート酸化膜２２を形成し、続いて多
結晶シリコン膜２３を形成する。さらに、ｎＭＯＳトラ
ンジスタのゲート電極となる多結晶シリコン膜２３を周
知のホトリソグラフィ工程および異方性エッチング工程
により、所望のパターンに形成し、多結晶シリコン膜２
３のエッチングされた領域のゲート酸化膜２２をエッチ
ングする。
基板２１の表面にゲート酸化膜２２を形成し、続いて多
結晶シリコン膜２３を形成する。さらに、ｎＭＯＳトラ
ンジスタのゲート電極となる多結晶シリコン膜２３を周
知のホトリソグラフィ工程および異方性エッチング工程
により、所望のパターンに形成し、多結晶シリコン膜２
３のエッチングされた領域のゲート酸化膜２２をエッチ
ングする。
【０００６】次に、図２（ｂ）において、多結晶シリコ
ン膜２３をマスクにして周知のイオン注入法により燐を
イオン注入し、Ｐ型シリコン基板２１の表面近傍に、低
不純物濃度のｎ−型不純物層２４を形成する。このとき
の燐のイオン注入量は、１０１３〜１０１４ｃｍ−２程
度である。
ン膜２３をマスクにして周知のイオン注入法により燐を
イオン注入し、Ｐ型シリコン基板２１の表面近傍に、低
不純物濃度のｎ−型不純物層２４を形成する。このとき
の燐のイオン注入量は、１０１３〜１０１４ｃｍ−２程
度である。
【０００７】次に、図２（ｃ）において、周知のＣＶＤ
法を用いて、側壁酸化膜２５を形成する。
法を用いて、側壁酸化膜２５を形成する。
【０００８】次に、図２（ｄ）において、側壁酸化膜２
５を異方性エッチングにより、上記ゲート電極の多結晶
シリコン膜２３の側壁にのみ、側壁酸化膜２５を残す。
５を異方性エッチングにより、上記ゲート電極の多結晶
シリコン膜２３の側壁にのみ、側壁酸化膜２５を残す。
【０００９】次に、図２（ｅ）において、多結晶シリコ
ン膜２３および側壁酸化膜２５をマスクにして周知のイ
オン注入法により砒素をイオン注入し、Ｐ型シリコン基
板２１の表面近傍に、高不純物濃度のｎ＋型不純物層２
６を形成する。このときの砒素のイオン注入量は、１０
１５〜１０１６ｃｍ−２程度である。
ン膜２３および側壁酸化膜２５をマスクにして周知のイ
オン注入法により砒素をイオン注入し、Ｐ型シリコン基
板２１の表面近傍に、高不純物濃度のｎ＋型不純物層２
６を形成する。このときの砒素のイオン注入量は、１０
１５〜１０１６ｃｍ−２程度である。
【００１０】次に、図２（ｆ）において、９００〜１０
００℃程度の熱処理を行い、ｎ−型不純物層２４および
ｎ＋型不純物層２６を拡散して、その結果、ｎＭＯＳト
ランジスタが完成する。このｎＭＯＳトランジスタ構造
は一般的にＬＤＤ構造と呼ばれている。
００℃程度の熱処理を行い、ｎ−型不純物層２４および
ｎ＋型不純物層２６を拡散して、その結果、ｎＭＯＳト
ランジスタが完成する。このｎＭＯＳトランジスタ構造
は一般的にＬＤＤ構造と呼ばれている。
【００１１】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、ホットキャリア注入による特性変動を抑
制するｎ−型不純物層を設けたため、電流駆動能力が低
下（ソース・ドレイン電流の低下，伝達コンダクタンス
の低下）するという課題を有していた。
来の構成では、ホットキャリア注入による特性変動を抑
制するｎ−型不純物層を設けたため、電流駆動能力が低
下（ソース・ドレイン電流の低下，伝達コンダクタンス
の低下）するという課題を有していた。
【００１２】本発明は上記従来の課題を解決するもので
、ホットキャリア注入による特性変動を抑制し、かつ電
流駆動能力を増大（ソース・ドレイン間の電流の増大，
伝達コンダクタンスの増大）した半導体装置およびその
製造方法を提供することを目的とする。
、ホットキャリア注入による特性変動を抑制し、かつ電
流駆動能力を増大（ソース・ドレイン間の電流の増大，
伝達コンダクタンスの増大）した半導体装置およびその
製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置は、ゲート電極の一端の下に重な
って半導体基板上に形成された高濃度不純物領域からな
るソース領域と、ゲート電極の他端の下に重なって半導
体基板上に形成された低濃度不純物領域およびその低濃
度不純物領域を介して、ゲート電極から離れて半導体基
板上に形成された高不純物濃度領域とで構成されて、ド
レイン領域とを少なくとも有する構成よりなる。
に本発明の半導体装置は、ゲート電極の一端の下に重な
って半導体基板上に形成された高濃度不純物領域からな
るソース領域と、ゲート電極の他端の下に重なって半導
体基板上に形成された低濃度不純物領域およびその低濃
度不純物領域を介して、ゲート電極から離れて半導体基
板上に形成された高不純物濃度領域とで構成されて、ド
レイン領域とを少なくとも有する構成よりなる。
【００１４】
【作用】この構成によって、ＭＯＳトランジスタのソー
ス領域の高濃度不純物領域とゲート電極とが重なるため
、電流駆動能力を大きくすることができ、また、ＭＯＳ
トランジスタのドレイン部の高濃度不純物領域とゲート
電極の間に低濃度不純物領域を形成するため、ホットキ
ャリア注入による特性変動を抑制できる。
ス領域の高濃度不純物領域とゲート電極とが重なるため
、電流駆動能力を大きくすることができ、また、ＭＯＳ
トランジスタのドレイン部の高濃度不純物領域とゲート
電極の間に低濃度不純物領域を形成するため、ホットキ
ャリア注入による特性変動を抑制できる。
【００１５】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【００１６】図１（ａ）〜（ｄ）は本発明の一実施例の
半導体装置の製造方法の工程順断面図を示すものである
。図１において、１１はＰ型シリコン基板、１２はゲー
ト酸化膜、１３は多結晶シリコン膜、１４はｎ−型不純
物層（低濃度不純物領域）、１５はｎ＋型不純物層（高
濃度不純物領域）である。
半導体装置の製造方法の工程順断面図を示すものである
。図１において、１１はＰ型シリコン基板、１２はゲー
ト酸化膜、１３は多結晶シリコン膜、１４はｎ−型不純
物層（低濃度不純物領域）、１５はｎ＋型不純物層（高
濃度不純物領域）である。
【００１７】以上のように構成されたｎＭＯＳ型トラン
ジスタからなる半導体装置の製造方法について、以下、
説明する。
ジスタからなる半導体装置の製造方法について、以下、
説明する。
【００１８】まず、図１（ａ）において、Ｐ型シリコン
基板１１の表面にゲート酸化膜１２を形成し、続いて多
結晶シリコン膜１３を形成する。さらに、ｎＭＯＳトラ
ンジスタのゲート電極となる多結晶シリコン膜１３を周
知のホトリソグラフィ工程および異方性エッチング工程
により、所望のパターンに形成し、多結晶シリコン膜１
３のエッチングされた領域のゲート酸化膜１２をエッチ
ングする。
基板１１の表面にゲート酸化膜１２を形成し、続いて多
結晶シリコン膜１３を形成する。さらに、ｎＭＯＳトラ
ンジスタのゲート電極となる多結晶シリコン膜１３を周
知のホトリソグラフィ工程および異方性エッチング工程
により、所望のパターンに形成し、多結晶シリコン膜１
３のエッチングされた領域のゲート酸化膜１２をエッチ
ングする。
【００１９】次に、図１（ｂ）において、多結晶シリコ
ン膜１３をマスクにして周知のイオン注入法により、角
度をつけて斜めに燐をイオン注入し、Ｐ型シリコン基板
１１の表面近傍に、低不純物濃度のｎ−型不純物層１４
を形成する。このときの燐のイオン注入角度（θ１）は
、０°〜７５°の範囲で、また注入量は、１０１３〜１
０１４ｃｍ−２程度である。
ン膜１３をマスクにして周知のイオン注入法により、角
度をつけて斜めに燐をイオン注入し、Ｐ型シリコン基板
１１の表面近傍に、低不純物濃度のｎ−型不純物層１４
を形成する。このときの燐のイオン注入角度（θ１）は
、０°〜７５°の範囲で、また注入量は、１０１３〜１
０１４ｃｍ−２程度である。
【００２０】次に、図１（ｃ）において、多結晶シリコ
ン膜１３をマスクにして周知のイオン注入法により、角
度をつけて斜めに砒素をイオン注入し、Ｐ型シリコン基
板１１の表面近傍に、高不純物濃度のｎ＋型不純物層１
５を形成する。このときの砒素のイオン注入角度（θ２
）は、ｎ−型不純物層１４を形成する際の燐のイオン注
入とは反対の方向で、−１５°〜−７５°の範囲で、ま
た注入量は、１０１５〜１０１６ｃｍ−２程度である。
ン膜１３をマスクにして周知のイオン注入法により、角
度をつけて斜めに砒素をイオン注入し、Ｐ型シリコン基
板１１の表面近傍に、高不純物濃度のｎ＋型不純物層１
５を形成する。このときの砒素のイオン注入角度（θ２
）は、ｎ−型不純物層１４を形成する際の燐のイオン注
入とは反対の方向で、−１５°〜−７５°の範囲で、ま
た注入量は、１０１５〜１０１６ｃｍ−２程度である。
【００２１】次に、図１（ｄ）において、９００℃〜１
０００℃程度の熱処理を行い、ｎ−型不純物層１４およ
びｎ＋型不純物層１５を拡散して、その結果、ｎＭＯＳ
トランジスタが完成する。
０００℃程度の熱処理を行い、ｎ−型不純物層１４およ
びｎ＋型不純物層１５を拡散して、その結果、ｎＭＯＳ
トランジスタが完成する。
【００２２】以上のように本実施例によれば、ｎＭＯＳ
トランジスタのソース部では、ｎ＋型不純物層１５とゲ
ート電極である多結晶シリコン膜１３と重なり、ｎＭＯ
Ｓトランジスタのドレイン部では、ｎ＋型不純物層１５
とゲート電極である多結晶シリコン膜１３との間に、ｎ
−型不純物層１４を設けたＬＤＤ構造となるために、ホ
ットキャリア注入による特性変動を抑制し、かつ電流駆
動能力を増大（ソース・ドレイン電流の増大，伝達コン
ダクタンスの増大）することができる。
トランジスタのソース部では、ｎ＋型不純物層１５とゲ
ート電極である多結晶シリコン膜１３と重なり、ｎＭＯ
Ｓトランジスタのドレイン部では、ｎ＋型不純物層１５
とゲート電極である多結晶シリコン膜１３との間に、ｎ
−型不純物層１４を設けたＬＤＤ構造となるために、ホ
ットキャリア注入による特性変動を抑制し、かつ電流駆
動能力を増大（ソース・ドレイン電流の増大，伝達コン
ダクタンスの増大）することができる。
【００２３】なお、上記の実施例において、ゲート電極
は多結晶シリコン膜１３としたが、ゲート電極は高融点
金属およびそのシリサイド膜など、燐，砒素のイオン注
入に対してマスク効果のある配線材料であれば、使用可
能である。
は多結晶シリコン膜１３としたが、ゲート電極は高融点
金属およびそのシリサイド膜など、燐，砒素のイオン注
入に対してマスク効果のある配線材料であれば、使用可
能である。
【００２４】また、ゲート絶縁膜としてゲート酸化膜１
２としたが、窒化膜および酸化膜と窒化膜の合成膜でも
使用可能である。
２としたが、窒化膜および酸化膜と窒化膜の合成膜でも
使用可能である。
【００２５】
【発明の効果】以上のように本発明は、ＭＯＳトランジ
スタのソース部において、高濃度不純物領域とゲート電
極と重なり、かつＭＯＳトランジスタのドレイン部にお
いて、高濃度不純物領域とゲート電極の間に、低濃度不
純物領域を設けることにより、ホットキャリア注入によ
る特性変動を抑制し、かつ電流駆動能力を増大すること
ができる高性能の半導体装置およびその製造方法を提供
できる。
スタのソース部において、高濃度不純物領域とゲート電
極と重なり、かつＭＯＳトランジスタのドレイン部にお
いて、高濃度不純物領域とゲート電極の間に、低濃度不
純物領域を設けることにより、ホットキャリア注入によ
る特性変動を抑制し、かつ電流駆動能力を増大すること
ができる高性能の半導体装置およびその製造方法を提供
できる。
【図１】本発明の一実施例における半導体装置の製造方
法の工程順断面図
法の工程順断面図
【図２】従来の半導体装置の製造方法の工程順断面図
Claims (2)
- 【請求項１】 半導体基板上にゲート絶縁膜を介して
形成されたゲート電極と、そのゲート電極の一端の下に
重なって前記半導体基板上に形成された高濃度不純物領
域からなるソース領域と、前記ゲート電極の他端の下に
重なって前記半導体基板上に形成された低濃度不純物領
域およびその低濃度不純物領域を介して、前記ゲート電
極から離れて前記半導体基板上に形成された高不純物濃
度領域とで構成されたドレイン領域とを少なくとも有す
ることを特徴とする半導体装置。 - 【請求項２】半導体基板上に異方性エッチングを用いて
ゲート電極を形成する工程と、そのゲート電極をマスク
として前記半導体基板表面の垂直方向から一方向に傾い
た方向から前記半導体基板上に第１の不純物をイオン注
入する工程と、その工程に続いて前記一方向とは反対方
向に傾いた方向から前記半導体基板上に第２の不純物を
イオン注入する工程とを少なくとも有することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10073091A JPH04330732A (ja) | 1991-05-02 | 1991-05-02 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10073091A JPH04330732A (ja) | 1991-05-02 | 1991-05-02 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04330732A true JPH04330732A (ja) | 1992-11-18 |
Family
ID=14281723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10073091A Pending JPH04330732A (ja) | 1991-05-02 | 1991-05-02 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04330732A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432106A (en) * | 1993-08-02 | 1995-07-11 | United Microelectronics Corporation | Manufacture of an asymmetric non-volatile memory cell |
-
1991
- 1991-05-02 JP JP10073091A patent/JPH04330732A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432106A (en) * | 1993-08-02 | 1995-07-11 | United Microelectronics Corporation | Manufacture of an asymmetric non-volatile memory cell |
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