JPH02226759A - ＢｉＣＭＯＳ型半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体集積回路、特にバイポーラトランジス
タと０ＭＯ３トランジスタを同一基板上に形成するバイ
ポーラＣＭＯ３（以下、Ｂ１Ｃｌ１Ｏ５と略す）型半導
体集積回路の製造方法に関するものである。

（従来の技術） 近年、０ＭＯ３の高速性を追求するためにバイポーラ素
子を同一チップ上に形成し、０ＭＯ３の負荷駆動能力を
バイポーラで高めることにより高速化を図ったＢｉＣＭ
Ｏ３混載技術が広く用いられるようになってきた。

一般に、ＢｉＣＭＯ３ＬＳＩはバイポーラと０ＭＯ３の
特徴を兼ね備えているために、高速。

高集積、高耐圧、高負荷駆動能力、低消費電力等の優れ
た性能を実現できるものの、構造的にはバイポーラ素子
を搭載するためにエピタキシャル層や分離拡散が必要で
ある。

また、バイポーラおよび０ＭＯ３素子の性能を損なわず
に同時形成させるために工程が複雑でマスク敗が増える
ことになるが、これは経済性の面で不利となるため、橿
刀工程数が増えないよう工程設計する必要がある。

ここで従来のＢｉＣＭＯ３型半導体集積回路の製造方法
を第２図を用いて説明する。先ず第２図（ａ）に示すよ
うに、Ｐ型半導体基板ｌ上にＮ゛埋込拡散層２およびＰ
″壇送込拡散層３形成した後、厚さ２ＰａのＮ−エピタ
キシャル層４、続いて選択拡散によりＰウェル層５２分
離拡散層６を同時形成する。

その後基板の全面に５００人程大の薄い酸化膜７および
１６００人程度０窒化膜を形成した後、素子分離する領
域の窒化膜を選択的に除去する。なお、図中、窒化膜８
は選択的に除去された状態を示している。更にバターニ
ングしたレジスト９をマスクとしてイオン注入法により
Ｎ　Ｍ　ＯＳ　（２００）のチャネルストッパ領域およ
び分離拡散層６の表面領域にＢ（ボロン）等のＰ形不純
物を注入する。また、同様の方法でＰ　Ｍ　ＯＳ　（３
００）のチャネルストッパ領域にもＮ形不純物を注入す
る。

ここでＮ゛埋込拡散層２は、ＮＰＮバイポーラトランジ
スタ（以下、Ｎ　Ｐ　Ｎ　−Ｔｒ　と略す）　（１００
）のコレクタシリーズ抵抗を下げるために＾３（ヒ素）
やｓｂ　（アンチモン）を用いて２０〜１００Ω／口に
拡散し、またＰ　Ｍ　ＯＳ　（３００）が寄生バイポー
ラ動作を起こさないようＰ　Ｍ　ＯＳ　（３００）形成
領域にも同時に拡散する。Ｐ′埋込拡散層３は、ＮＰＮ
−Ｔｒ（１００）の素子分離領域に予めイオン注入法等
で形成しておき、次工程のエピタキシャル層程や分離拡
散時に半導体基板１からの上方拡散を利用して分離拡散
時間を短縮するために用いるものであり、通常、Ｂを用
いて５０〜３００Ω／口に設定され、またＮ　Ｍ　ＯＳ
　（２００）が寄生バイポーラ動作を起こさないように
Ｎ　Ｍ　ＯＳ　（２００）形成領域にも同時に形成して
おく、また、Ｎ−エピタキシャル層４はＮ　Ｐ　Ｎ　−
Ｔｒ（１００）の素子特性とＰ　Ｍ　ＯＳ　（３００）
のゲートスレッシェホールド電圧を制御できるように濃
度および厚さが決められている。更に、Ｐ拡散領域５．
６はＮ　Ｐ’Ｎ　−Ｔｒ（１００）の素子分離とＮ　Ｍ
　ＯＳ　（２００）のスレンシュホールド電圧を制御す
るためにエピタキシャル層４の表面より拡散される。

次に第２図〜）に示すように、レジスト９を除去後、９
００℃程度の温度でイオン注入した不純物を活性化し、
酸化処理によって酸化膜１０を形成し、ＬＯＧＯ３分離
が完成される。なお、１１はＰ形不純物が注入されたＮ
　Ｍ　ＯＳ　（２００）　のチャネルストッパ層、１２
はＮ形不純物が注入されたＰＭＯ３（３００）のチャネ
ルストッパ層である。その後は既知の拡散９ホトリソ、
エツチングを繰返すことにより第２図（０に示すＢｉ　
　０ＭＯ３構造が完成する。

ここで、１３はＰ拡散層で、Ｎ　Ｐ　Ｎ　−Ｔｒ（１０
０）のアクティブベース、また１４．１５はＰ゛拡散層
で、１４はＰ　Ｍ　ＯＳ　（３００）　　のソース、ド
レイン、１５はＮ　Ｐ　Ｎ　−Ｔｒ（１００）のインア
クティブベース層を形成している。なお、インアクティ
ブベース層１５はアクティブベース層１３にオーミック
コンタクトをとるために必要である。また、１６〜１８
はＮ゛拡散層で、１６はＮ　Ｍ　ＯＳ　（２００）のソ
ース、ドレイン、１７はＮ　Ｐ　Ｎ　−Ｔｒ（１００）
のエミッタ、１８はＮ　Ｐ　Ｎ　−Ｔｒ（１００）のコ
レクタ層のコンタクト取出しを形成する。更に、１９．
２０はそれぞれＰ　Ｍ　ＯＳ　（３００）およびＮ　Ｍ
　ＯＳ　（２００）のゲートである。

（発明が解決しようとする課題） しかしながら上記の製造方法で形成されたＢｉ　ＣＭＯ
３型半導体集積回路は以下に述べる問題点があった。

（１）　　Ｎ　Ｐ　Ｎ　−Ｔｒ（１００）のエミッタＩ
７はアクティブベース１３の内側に追い込む構造である
ため、合わせ余裕を確保する必要があり、従って素子面
積が大きくなる。

（２）　　エミッタ１７は不純物を直接拡散して形成す
るため、浅接合化が困難である。

（３）　　エミッタ１７とインアクティブベース１５と
の間に高抵抗のアクティブベース層１３が介在している
。

このような点から、Ｎ　Ｐ　Ｎ　−Ｔｒ（１００）のベ
ース面積やエミッタ面積を大きくかつ接合を深く形成し
なければならず、そのため接合容量が増加し、また等価
的なベース直列抵抗ｒ、が高くなる等、いずれもＮ　Ｐ
　Ｎ　−Ｔｒ（１００）の高周波特性を悪化させるもの
であった。

その結果、Ｂｉ　０ＭＯ３の高速動作がバイポーラトラ
ンジスタ（１００）によって律速されてしまい、所望す
る性能が得られないという問題点があつた。

この発明は以上述べたバイポーラトランジスタの素子面
積が大きくかつ浅接合化が困難な点と、ベース直列抵抗
が大なる問題点を除去し、高周波特性の優れたバイポー
ラトランジスタを混載することのできる半導体集積回路
の製造方法を提供することを目的とする。

（課題を解決するための手段） この発明はＢＩ　ＣＭＯ３型半導体集積回路の製造方法
において、第１導電型半導体基板上に第２導電型エピタ
キシャル層を形成した後、ＣＭＯＳトランジスタ用の第
１導電型ウェル層と第１導電型の分離層を形成し、更に
その上に形成したアクティブベース形成予定領域の窒化
膜とレジストとをマスクとしてＰまたはＮチャネルのう
ち一方のチャネル形の第１のＭＯＳトランジスタのチャ
ネルストッパ層上およびアクティブベースとインアクテ
ィブベース間のブリフジ層上ならびに分離層上に第１導
電型の高濃度不純物を注入し、更に素子分離酸化膜を形
成した後、０ＭＯ３トランジスタ用のポリシリコンゲー
トおよび必要に応じてアクティブベース形成予定領域上
にポリシリコンを形成して第１導電型不純物を導入し、
アニールしてアクティブベースを形成し、このアクティ
ブベース上に形成されたポリシリコンおよ−び第１のＭ
ＯＳトランジスタのソース、ドレインＳｉ　Ｊｌｉに第
２導電型不純物を導入してアニールし、エミッタおよび
該ソース、ドレインを形成し、その後選択的に第１導電
型不純物を導入してＰまたはＮチャネルのうち他方のチ
ャネル形の第２′のＭＯＳトランジスタのソース、ドレ
インおよびバイポーラトランジスタのインアクティブベ
ースを形成するようにしたものである。

（作　用） この発明によれば、アクティブベース層は素子分離酸化
膜をマスクとして形成され、かつアクティブベース層上
のポリシリコンから第２導電型不純物を拡散してエミツ
タ層を形成するため、アクティブベースとエミッタとは
自己整合で形成でき、これらの合わせ余裕は不要となる
。またエミツタ層はポリシリコンからの拡散で形成され
るため浅接合化が可能となる。更にアクティブベース層
とインアクティブベース層はブリフジ層で接続され、か
つこのブリフジ層はＭＯＳトランジスタのチャンルスト
ツバ層と同時形成されるため、複雑な工程の増加を伴う
ことなくバイポーラトランジスタのベース直列抵抗を低
減することができる。

（実施例） 第１図はこの発明の一実施例を示すＢｉＣＭＯ３型半導
体集積回路の製造方法の工程断面図であり、ＰＭＯ３ト
ランジスタ（３０１）　　とＮＭＯ３トランジスタ（２
０１）およびＮＰＮバイポーラトランジ不り（ｌｏｔ）
　（以下、それぞれＰＭＯ３，ＮＭＯ３およびＮＰＮ−
Ｔｒ　と略す）を示している。

このような半導体集積回路の製造工程において、第１図
（ａｌは従来と同様にして、Ｐ型半導体基板２１上にＮ
゛およびＰ゛の埋込拡散層２２．２３を形成した後、厚
さ２＃のＮ−エピタキシャル層２４を形成し、続いて選
択拡散によりＰウェル層２５および分離拡散層２６を同
時形成し、更に続けて基板の全面に５００人程大の薄い
酸化膜２７および１６００人程度０窒化膜を成長させた
後、素子分離する領域の窒化膜を選択的に除去した状態
を示している。

なお、このような工程については例えば日経マイクロデ
バイス１９８６年１１月号Ｐ７２〜７６にも示されてい
る。

選択的に残された窒化Ｒ２８〜３２は、次工程でｔｏｃ
ｏｓ分離する際のマスクとなるもので、ＰＭＯ３（３０
１）およびＮ　Ｍ　ＯＳ　（２０１）については従来と
同様であるが、Ｎ　Ｐ　Ｎ　−Ｔｒ（１０１）はアクテ
ィブベースとなる領域の窒化膜−３１とインアクティブ
ベースとなる領域の窒化膜３０との間の窒化膜が除去さ
れている点が従来とは異なっている。

次に同じ（第１図＋ａｌｌに示すように、バターニング
したレジスト３３および窒化膜３１をマスクとしてイオ
ン注入法により、Ｎ　Ｍ　ＯＳ　（２０１）のチャネル
ストッパ層３４の形成領域１分離拡散層２６の表面領域
およびアクティブベース層を形成する領域（窒化膜３１
の部分）の周囲にＰ型不純物としてＢ゛を加速電圧３０
ＫｅＶ　でｌ　Ｑ　”　ｔｓ　−”注入する。

また、同様の方法でＰ　Ｍ　ＯＳ　（３０１）のチャネ
ルストッパ層３５の形成領域にもＮ型不純物としてＰ（
リン）を選択注入する。

次に、レジスト３３層を除去して９００℃程度Φ温度で
７二−ルした後、第１図（ｂ）に示すようにＬＯＧＯ５
分離を行う、この時、イオン注入したＰ型不純物が深く
拡散されないように、高圧酸化法によって比較的低温で
素子分離酸化膜３６を形成することが望ましい、　ＬＯ
ＣＯ３分離後にチャネルストッパ層３４およびアクティ
ブベースを形成する周囲の酸化膜の下にＰ゛ブリッジ層
３７が形成される。

このＰ゛ブリッジ層３７は後の工程で形成されるアクテ
ィブベース層とインアクティブベース層を高濃度で接続
する役目がある。続いて窒化膜２８〜３２を除去し、バ
ターニングしたレジスト３８（部分的に図示〉をマスク
にしてＮ型不純物としてＰを加速電圧１５０Ｋｅすで１
０１ｔａｌＩ−１注入し、レジスト３８を除去後アニー
ルしてＮ　Ｐ　Ｎ　−Ｔｒ（１０１）のディープコレク
タ層３９を形成する。なお、ディープコレクタ層３９は
Ｎ　Ｐ　Ｎ　−ＴｒＣｌｏｌ）のコレクタシリーズ抵抗
を低減するために必要であり、その形成方法は従来と同
様である。

続いて第１図１０１ではこの工程が完了した状態を示す
が、従来と同様に、必要に応じてＰＭＯ３（３０１）形
成領域のスレンシッルド電圧Ｖ、をコントロールするた
めにＮ゛エピタキシャル層２４の表面濃度をイオン注入
法で調整した後、ゲート酸化膜４０の形成およびポリシ
リコンゲート４１の形成を行う、そして、このポリシリ
コンゲート４１形成後に基板全面に薄い酸化膜４２を形
成し、レジスト４３および素子分離酸化膜３６をマスク
としてＰ型不純物の８’　（ボロン）をＩＱ”ｃｓ−”
程度までイオン注入し、９５０℃で７ニールすることに
よりアクティブベース層４４を形成する。また、この時
コンタクト抵抗をより低くするためにインアクティブ層
形成領域にも同時にイオン注入しておく　。

次に第１図（ｄｌに示すように、アクティブベース層４
４上の薄い酸化ＷＡ４２を選択エツチングで除去した後
、全面にポリシリコンを成長させ、これを選択エツチン
グでアクティブベース層４４上以外の部分を除去し、こ
のアクティブベース層４４上にエミッタ用のポリシリコ
ン４５を形成して薄い酸化膜４６を施しておく０次いで
レジスト４７゜４８をマスクとしてエミッタ用のポリシ
リコン４５゜ディープコレクタ層３９およびＮ　Ｍ　Ｏ
Ｓ　（２０１）のソース、ドレイン４９領域上にＮ型不
純物として＾３をＩＱ”ｃＩｌ−”程度の高濃度でイオ
ン注入する。

そしてレジスト４８を除去後、９５０℃でアニールする
ことにより、第１図（８１に示すようにＮＨＯ２（２０
１）のソース、ドレイン層４９およびディープコレクタ
層３９表面の高濃度層５０が形成される。

また、エミッタ用のポリシリコン４５からＮ型不純物が
拡散され、Ｉ４ツタ層５１が形成される。

更に再びレジストをマスクとしてＰ　Ｍ　ＯＳ　（３０
１）のソース、ドレイン５２の領域およびインアクティ
ブ層、５３にｌ　Ｑ　”　ａｍ　−”程度の高濃度でＰ
型不純物のＢＦ＊”をイオン注入し、これらソース、ド
レイン５２層およびインアクティブ層５３を形成する。

続いてＢＰＳＧ層５４全５４後コンタクトホールを開孔
し、図示省略した金属配線を施してＢｉＣＭＯＳ型半導
体集積回路を完成する。

このように上記製造方法では、アクティブベース層４４
は、ＬＯＣＯ５分離酸化膜３６によってそのパターンが
決定され、かつエミツタ層５１は該分離酸化ｗＡ３６を
マスクとしてポリシリコン４５からＮ型不純物を拡散し
て形成するようにしたので、アクティブベース層４４と
エミツタ層５１は自己整合で形成でき、従ってアクティ
ブベース層４４とエミツタ層５１の合わせ余裕は不要と
なる。

また、従来に比べて、アクティブベース層４４上の薄い
酸化膜４２を選択エツチングする工程と、エミツタ層５
１用のポリシリコン４５をバターニングする工程とが追
加されるだけであるため、マスクステップ数は２ステツ
プの増加のみに抑えられる。

更に、エミツタ層５１はＮ　Ｍ　ＯＳ　（２０１）　の
ソース、ドレイン４９と共通工程で形成され、かつＮ型
不純物をイオン注入したポリシリコン４５から拡散され
るため、再現性よく浅接合を形成できる。

また、Ｎ　Ｍ　ＯＳ　（２０１）のチャネルストッパ層
３４と、アクティブベース層４４を包囲しかつアクティ
ブベース層４４とインアクティブベース層５３を接続す
るブリッジ層３７とを高濃度で同時形成するようにした
ので、工程数（マスクステップ）を増加させることなく
　Ｎ　Ｐ　Ｎ　−Ｔｒ（１０１）のベース直列抵抗を低
減することができる。

なお、上記実施例ではエミツタ層５１形成工程でＮ型不
純物を導入したポリシリコン４５を用いて拡散したが、
同様の方法で、アクティブベース層４４上成時にポリシ
リコンからＰ型不純物を拡散して形成し、かつエミツタ
層５１形成工程では同一のポリシリコンに更に高濃度の
Ｎ型不純物を導入して形成することも可能で、このよう
にすると−層の浅接合化を図ることができる。また、上
記実施例において基板や各層のＮ型とＰ型の橿性を入れ
替えても何ら問題はない。

（発明の効果） 以上詳細に説明したように本発明の製造方法によれば、
Ｂｉ　ＣＭＯ３型半導体集積回路におけるバイポーラト
ランジスタのベースとエミッタとを自己整合させて形成
すると共に、エミッタをポリシリコンからの拡散で形成
し、かつアクティブベースとインアクティブベースとの
間を高濃度のブリッジ層で連結するようにしたので、ア
クティブベースとエミッタとの合わせ余裕は不要となり
、各々のパターンも最小寸法とすることができ、素子面
積の縮小が可能となる。また、エミッタの浅接合化が図
れ、しかも＊ｅｉな工程の増加を伴うことなくバイポー
ラトランジスタのベース直列抵抗を低減できる。従って
、素子の微細化と浅接合により寄生容量を低減できるた
めバイポーラトランジスタの遮断周波数ｔ７を高くする
ことができ、かつベース直列抵抗も低くできるため、高
周波特性の優れたバイポーラトランジスタと高集積のＣ
ＭＯＳトランジスタを同時に形成することができる。

【図面の簡単な説明】

第１図はこの発明に係るＢＩ　ＣＭＯ３型半導体集積回
路の製造方法の一実施例を示す工程断面図、第２図は従
来のＢｉ　ＣＭＯ３型半導体集積回路の製造方法の工程
断面図である。 ２１・・・Ｐ型半導体基板、２４・・・Ｎ型エピタキシ
ャル層、２５・・・Ｐウェル層、２６・・・分離層、２
７・・・酸化膜、２８〜３２・・・窒化膜、３３・・・
レジスト、３４・・・チャネルストッパ層、３６・・・
素子分離酸化膜、３７・・・ブリフジ層、４１・・・ポ
リシリコンゲート、４４・・・アクティブベース層、４
５・・・ポリシリコン、４９・・・ＮＭＯＳのソース、
ドレイン層、５１・・・エミツタ層、５２・・・ＰＭＯ
３のソース、ドレイン層、５３・・・インアクティブベ
ース層。

Claims (1)

1. 【特許請求の範囲】 （ａ）第１導電型の半導体基板上に第２導電型のエピタ
   キシャル層を形成した後、ＣＭＯＳトランジスタ形成領
   域内に第１導電型のウェル層を形成すると共に第１導電
   型の分離層を形成する工程と、（ｂ）これらの全面に酸
   化膜および窒化膜を連続形成し、素子分離領域およびバ
   イポーラトランジスタのアクティブベース形成予定領域
   の周辺部の窒化膜を選択的に除去した後、レジストおよ
   びアクティブベース形成予定領域の窒化膜をマスクとし
   て、Ｐチャネル形またはＮチャネル形のうち一方のチャ
   ネル形の第１のＭＯＳトランジスタのチャネルストッパ
   層上およびバイポーラトランジスタのアクティブベース
   とインアクティブベースとなる領域の間のブリッジ層上
   ならびに前記分離層上に第１導電型の高濃度不純物を選
   択的に注入する工程と、 （ｃ）これらの基板上に素子分離酸化膜を形成した後、
   ＣＭＯＳトランジスタのポリシリコンゲートおよび必要
   に応じて前記アクティブベース形成予定領域上にポリシ
   リコンを形成し、第１導電型不純物を選択的に導入して
   アニールすることによりバイポーラトランジスタのアク
   ティブベースを形成する工程と、 （ｄ）前記アクティブベース上に選択的に形成されたポ
   リシリコンと前記第１のＭＯＳトランジスタのソース、
   ドレイン領域に第２導電型不純物を導入してアニールす
   ることにより、バイポーラトランジスタのエミッタと前
   記第１のＭＯＳトランジスタのソース、ドレインを形成
   する工程と、（ｅ）選択的に第１導電型不純物を導入し
   、Ｐチャネル形またはＮチャネル形のうち他方のチャネ
   ル形の第２のＭＯＳトランジスタのソース、ドレインお
   よびバイポーラトランジスタのインアクティブベースを
   形成する工程と、 を順次施すようにしたことを特徴とするＢｉＣＭＯＳ型
   半導体集積回路の製造方法。