JPH04331471A - 正弦波ｐｗｍ信号発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、インバータ等で用い
られる正弦波ＰＷＭ（Ｐｕｌｓｅ　Ｗｉｄｅｓ　Ｍｏｄ
ｕｌａｔｉｏｎ）信号発生装置に関するものである。

【０００２】

【従来の技術】図１１ないし図１５は、例えば特開昭６
３−３１４７７号公報に示されたマイコンを使用した従
来の正弦波ＰＷＭ信号発生装置を示すものであり、図１
１において実線はＰＷＭ信号発生のための割り込み処理
の流れを、点線は波形発生データ作成のためのメイン処
理の流れを示しており、図において、（１０１）は割り
込み処理の際に図１２に示したフローチャートに基づく
プログラム制御を行い、メイン処理の際図１３及び図１
４に示すフローチャートに基づくプログラム制御を行う
ＣＰＵ、（１０２）はタイマ割り込みの入る時に上記Ｃ
ＰＵ（１０１）に割り込み要求を出力し、上記ＣＰＵ（
１０１）から時間データがセットされ、その時間データ
に基づき上記ＣＰＵ（１０１）に割り込み要求を出力す
るタイマ、（１０３）は二つの波形発生データテーブル
が確保されており、メイン処理によって作成された波形
発生データが格納されるＲＡＭ、（１０４）はメイン処
理の際に上記ＲＡＭ（１０３）に格納される波形発生デ
ータを作成するための基準正弦波データなどが格納され
ているＲＯＭ、（１０５）は上記ＲＡＭ（１０３）にお
ける波形発生データテーブル内の波形発生データアドレ
スを出力するアドレスポインタ、（１０６）は上記ＣＰ
Ｕ（１０１）からのポート出力データを受けてＰＷＭ信
号を発生するポートである。

【０００３】次に、このように構成された正弦波ＰＷＭ
信号発生装置の動作について説明する。まず、割り込み
処理について図１２に基づいて説明する。タイマ（１０
２）からＣＰＵ（１０１）に割り込み要求がなされると
、ＣＰＵ（１０１）はタイマ割り込みに入る。すると、
ステップ（１２１）に示すようにアドレスポインタ（１
０５）をインクリメントし、ステップ（１２２）に進み
、ＲＡＭ（１０３）の波形発生データテーブルが終りで
あるかどうかを判別し、終わりと判別すればステップ（
１２３）に、終わりでないと判別すればステップ（１２
６）に進む。ステップ（１２３）ではＲＡＭ（１０３）
内の波形発生データテーブルを切り替える必要があるか
いなかを判定し、必要な場合、つまり、出力周波数また
は出力電圧を変更する場合はステップ（１２４）にてＲ
ＡＭ（１０３）内の波形発生データテーブルを切り替え
、必要なければステップ（１２６）に進む。ステップ（
１２５）ではアドレスポインタ（１０５）を初期化し、
ステップ（１２６）にてアドレスポインタ（１０５）で
指定されたＲＡＭ（１０３）の波形発生データテーブル
における波形発生データをＣＰＵ（１０１）に読み込み
、ポート出力データとしてポート（１０６）に出力し、
ＰＷＭ信号が出力される。その後、ステップ（１２７）
にてＣＰＵ（１０１）から時間データがタイマ（１０２
）にセットされ、割り込み処理を終了する。以後、タイ
マ（１０２）がセットされた時間データに基づいたタイ
ミングにて割り込み要求がなされ、割り込み処理に入り
、ＰＷＭ信号をポート（１０６）から発生するものであ
る。

【０００４】次に、ＲＡＭ（１０３）の波形発生データ
テーブルに波形発生データを格納する処理（メイン処理
）について図１３及び図１４に基づいて説明する。図１
３におけるステップ（１３１）にて周波数及び電圧に変
更があるかいなかを判定し、変更がある場合はステップ
（１３２）にてデータ作成プログラムを呼び出す。この
データ作成プログラムが呼び出されると、図１４に示し
たフローチャートに基づき処理される。つまり、ステッ
プ（１４１）にてタイマ割り込みで使用されていない方
のＲＡＭ（１０３）における波形発生データテーブルを
選択する。次に、ステップ（１４２）にて周波数データ
、電圧データ、キャリア周波数データ、及びＲＯＭ（１
０４）内に格納されている基準周波数データより、三角
波比較方式により３０゜分の波形発生データを作成し、
ステップ（１４３）に進む。ステップ（１４３）ではこ
の波形発生データを６０゜分のデータに展開し、ステッ
プ（１４４）にてマイコンが処理しきれない時間的に短
いデータをカットする。データ作成が終了したら、ステ
ップ（１４５）にてテーブルが切り替えが可能であるこ
とを示すフラグを立て図１３に示すメイン処理に戻る。 これによってＲＡＭ（１０３）の波形発生データテーブ
ルに波形発生データが書き替えられるものである。

【０００５】このように構成された正弦波ＰＷＭ信号発
生装置は、上記したように動作し、タイマ割り込み処理
が発生するタイミングは、図１５に矢印で示すようにな
り、１キャリア周期の間に４回の割り込みが発生してい
るものである。

【０００６】図１６及び図１７は例えば特開昭６１−１
５０６７１号公報に示された従来のパルス幅変調インバ
ータの制御装置を示すものであり、図１６において、（
１）はマイクロプロセッサ、（２）はＰＷＭパルスパタ
ーンの時間に関するデータを記憶するメモリ、（３）は
このメモリに記憶されたデータをラッチするＩ／Ｏポー
ト、（４）及び（５）はこのＩ／Ｏポートでラッチされ
たＰＷＭパルスパターンの時間データを各々セットする
第１及び第２のカウンタ、（６）はこの第１のカウンタ
からの出力がセット信号として入力され、上記第２のカ
ウンタ（５）からの出力がリセット信号として入力され
るフリップフロップ、（２０）は上記マイクロプロセッ
サ（１）、メモリ（２）、Ｉ／Ｏポート（３）、第１及
び第２のカウンタ（４）（５）並びにフリップフロップ
（６）によって構成された第１のパルス形成回路、（２
１）はこの第１のパルス形成回路と同様の構成を持った
第２のパルス形成回路、（７）は上記第１及び第２のカ
ウンタ（４）（５）に入力するためのクロック信号を発
生する発振器、（８）はこの発振器からの出力を所望の
キャリフ周波数に分周して分周信号を出力する分周器、
（９）はこの分周器からの分周信号により動作するｎビ
ットシフトレジスタ、（１０）及び（１１）はこのｎビ
ットシフトレジスタからの出力によって上記第１及び第
２のパルス形成回路（２０）（２１）の第１及び第２の
カウンタ（４）（５）に入力するためのロード信号及び
マイクロプロセッサ（１）に入力するための割り込み信
号を発生する第１及び第２のタイミング信号発生回路、
（１２）は上記第１及び第２のパルス形成回路（２０）
（２１）のフリップフロップ（６）からの出力を論理和
するＯＲ回路である。

【０００７】次に、このように構成された従来のパルス
幅変調インバータの制御装置の動作について図１７に示
した波形図に従って説明する。ある時間基準点から各パ
ルスの立ち上がり時点及び立ち下がり時点までの時間に
関するデータｔ１１、ｔ１２、ｔ２１、ｔ２２、ｔ３１
、ｔ３２、ｔ４１、ｔ４２、ｔ５１、ｔ５２、ｔ６１、
ｔ６２のうちのｔ１１、ｔ１２、ｔ３１、ｔ３２、ｔ５
１、ｔ５２は第１のパルス形成回路（２０）のメモリ（
２）に、またｔ２１、ｔ２２、ｔ４１、ｔ４２、ｔ６１
、ｔ６２は第２のパルス形成回路（２１）のメモリ（２
）に予め記憶されている。今、ｔ１、ｔ２間でｎビット
シフトレジスタ（９）からの第１出力Ｃ１を「Ｈ」、第
２出力Ｃ２を「Ｌ」となるようにプリセットして、分周
器（８）からの分周信号Ｂがｎビットシフトレジスタ（
９）に入力されるとその第１及び第２の出力Ｃ１及びＣ
２は図１７のＣ１及びＣ２に示すようになり、第１のタ
イミング信号発生回路（１０）から時刻ｔ１、ｔ３、ｔ
５、ｔ７で出力される割り込み信号Ｅ１（ロード信号Ｄ
１）が出力され、この割り込み信号Ｅ１によって第１の
パルス形成回路（２０）のマイクロプロセッサ（１）に
対して割り込みがかかる。

【０００８】今、便宜上、第１のパルス形成回路（２０
）のメモリ（２）から読み出されるデータの最初をｔ３
１とすると、時刻ｔ１で出力される割り込み信号Ｅ１に
より、データｔ３１が時刻ｔ１からマイクロプロセッサ
（１）の固有の処理時間θ経過後にＩ／Ｏポート（３）
でラッチされ、続いてデータｔ３２がメモリ（２）から
読み出され、処理時間θ経過後にＩ／Ｏポート（３）で
ラッチされる。このＩ／Ｏポート（３）からの出力され
るＦ１（ｔ３１）及びＧ１（ｔ３２）は、第１のタイミ
ング信号発生回路（１０）から時刻ｔ３で出力されるロ
ード信号Ｄ１が「Ｈ」になると、第１及び第２のカウン
タ（４）及び（５）にそれぞれセットされる。第１及び
第２のカウンタ（４）及び（５）は、発振器（７）から
出力されるクロック信号Ａにより、上記したロード信号
Ｄ１の立ち下がり時点からカウントダウンを開始し、時
間ｔ３１をカウントすると、第１のカウンタ（４）から
フリップフロップ（６）のＳ入力にセット信号が与えら
れ、フリップフロップ（６）の出力Ｑは「Ｈ」となる。 一方、第２のカウンタ（５）で時間ｔ３２をカウントダ
ウンすると、第２のカウンタ（５）からフリップフロッ
プ（６）のＲ入力にリセット信号が与えられ、フリップ
フロップ（６）の出力Ｑが「Ｈ」から「Ｌ」に反転する
。つまり、ｔ３２−ｔ３１の期間でフリップフロップ（
６）の出力Ｑが「Ｈ」となり、図１７のＨに示す（３）
のパルスが出力されることになる。

【０００９】ところで、時刻ｔ３では第１のタイミング
信号発生回路（１０）から次の割り込み信号Ｅ１が出力
されているので、第１のパルス形成回路（２０）のマイ
クロプロセッサ（１）の処理時間θ毎にデータｔ５１及
びｔ５２がＩ／Ｏポート（３）に順次ラッチされる。Ｉ
／Ｏポート（３）からのデータＦ１（ｔ５１）及びＧ１
（ｔ５２）は時刻ｔ５で出力される第１のタイミング信
号発生回路（１０）からのロード信号Ｄ１によって第１
及び第２のカウンタ（４）及び（５）にセットされ、上
記した場合と同様にカウントダウンを開始する。その結
果、フリップフロップ（６）からの出力Ｑは、ｔ５２−
ｔ５１の期間「Ｈ」となり、図１７に示すＨにおける（
５）のパルスが出力される。また、データｔ１１及びｔ
１２については、時刻ｔ１で出力される第１のタイミン
グ信号発生回路（１０）からのロード信号Ｄ１により、
ｔ１２−ｔ１１の期間でフリップフロップ（６）からの
出力Ｑが「Ｈ」となり、図１７に示すＨの（１）のパル
スが出力される。

【００１０】一方、第２のタイミング信号発生回路（１
１）からは、時刻ｔ１、ｔ３、ｔ５で出力される第１の
タイミング信号発生回路（１０）からの割り込み信号Ｅ
１よりもｔｃ’／２の時間差遅れて時刻ｔ２、ｔ４、ｔ
６で出力される割り込み信号Ｅ２（ロード信号Ｄ２）が
出力され、この割り込み信号Ｅ２によって第２のパルス
形成回路（２１）のマイクロプロセッサ（１）に対して
割り込みがかかる。今、便宜上、第２のパルス形成回路
（２１）のメモリ（２）から読み出されるデータの最初
をｔ４１とすると、時刻ｔ２で出力される割り込み信号
Ｅ２により、データｔ４１が時刻ｔ２からマイクロプロ
セッサ（１）の固有の処理時間θ経過後にこのデータｔ
４１がＩ／Ｏポート（３）でラッチされ、続いてデータ
ｔ４２がメモリ（２）から読み出され、処理時間θ経過
後にこのデータｔ４２がＩ／Ｏポート（３）でラッチさ
れる。このＩ／Ｏポート（３）からの出力されるＦ２（
ｔ４１）及びＧ２（ｔ４２）は、第２のタイミング信号
発生回路（１１）から時刻ｔ４で出力されるロード信号
Ｄ２が「Ｈ」になると、第１及び第２のカウンタ（４）
及び（５）にそれぞれセットされる。

【００１１】第１及び第２のカウンタ（４）及び（５）
は、発振器（７）から出力されるクロック信号Ａにより
、上記したロード信号Ｄ２の立ち下がり時点からカウン
トダウンを開始し、時間ｔ４１をカウントすると、第１
のカウンタ（４）からフリップフロップ（６）のＳ入力
にセット信号が与えられ、フリップフロップ（６）の出
力Ｑは「Ｈ」となる。 一方、第２のカウンタ（５）で時間ｔ４２をカウントダ
ウンすると、第２のカウンタ（５）からフリップフロッ
プ（６）のＲ入力にリセット信号が与えられ、フリップ
フロップ（６）の出力Ｑが「Ｈ」から「Ｌ」に反転する
。つまり、ｔ４２−ｔ４１の期間でフリップフロップ（
６）の出力Ｑが「Ｈ」となり、図１７のＩに示す（４）
のパルスが出力されることになる。

【００１２】このようにして、データｔ６１及びｔ６２
並びにデータｔ２１及びｔ２２についても同様にして図
１７に示すＩの（６）及び（２）のパルスがフリップフ
ロップ（６）から出力される。そして、第１のパルス形
成回路（２０）のフリップフロップ（６）からの図１７
のＨに示すパルスと第２のパルス形成回路（２１）のフ
リップフロップ（６）からの図１７のＩに示すパルスと
がＯＲ回路（１２）によって論理和をとられ、図１７の
Ｊに示すパルス列が出力され、パルス幅変調信号が得ら
れることになる。

【００１３】

【発明が解決しようとする課題】しかるに、図１１に示
した従来の正弦波ＰＷＭ信号発生装置は、１キャリア周
期の間に割り込み処理が４回入ることになり、ソフトウ
エアの負担が大きく、ポート（１０６）への出力もソフ
トウエアで行っているため、出力タイミングの精度が得
難いものであった。また、ＲＡＭ（１０３）に大きな波
形発生データテーブルを２つ持たせてあるが、ＲＡＭ容
量を大きくできないため、他プログラムが共存する場合
、大きな制約を受けるものである。さらに、出力周波数
の周期、例えば５０Ｈｚの場合２０ｍｓ間隔で、電圧及
び周波数を変えることができるが、モータのベクトル制
御など数百μｓで周波数及び電圧を変化させる必要があ
るものにおいては、使用できないものである。

【００１４】また、図１６に示した従来のパルス幅変調
インバータ装置の制御装置にあっては、一つのパルス列
を作成するために複数、少なくとも２つのマイクロプロ
セッサ（１）を必要としているため、ハードウエアの構
成が複雑かつコストが高いものであった。

【００１５】この発明は、上記した点に鑑みてなされた
ものであり、ＲＡＭに波形発生データテーブルを設ける
必要がなく、構成が簡単にしてマイクロプロセッサを１
つで実現可能であり、出力電圧と周波数をＮ／２・キャ
リア周波数毎に変更することも可能な正弦波ＰＷＭ信号
発生装置を得ることを目的としているものである。

【００１６】

【課題を解決するための手段】この発明に係わる正弦波
ＰＷＭ信号発生装置は、三角波キャリアの最上点を含む
近傍の時点あるいは最下点を含む近傍の時点の少なくと
も一方の時点において割り込み処理を発生し、Ｎ回（Ｎ
は２以上の整数）の割り込み処理毎に各相の出力変化タ
イミングを演算する演算手段と、この演算手段によって
求められた各相の出力変化タイミングを、割り込み処理
が発生する毎に出力制御するタイミング設定手段と、こ
のタイミング設定手段によって設定された出力変化タイ
ミングを記憶し、この記憶された出力変化タイミングに
おいて出力を変化させるためのＰＷＭ信号を出力するた
めの出力制御手段とを設けたものである。

【００１７】

【作用】この発明においては、演算手段が三角波キャリ
アの最上点を含む近傍の時点あるいは最下点を含む近傍
の時点の少なくとも一方の時点において割り込み処理を
発生し、Ｎ回（Ｎは２以上の整数）の割り込み処理毎に
各相の出力変化タイミングを演算し、タイミング設定手
段が演算手段によって求められた各相の出力変化タイミ
ングを、割り込み処理が発生する毎に出力制御手段に設
定し、ＰＷＭ信号を出力せしめているものである。

【００１８】

【実施例】以下にこの発明の一実施例を図１ないし図１
０に基づいて説明する。図１において（１０１）は割り
込み処理の際に図３ないし図５に示したフローチャート
に基づくプログラム制御を行い、メイン処理の際に図７
に示すフローチャートに基づくプログラム制御を行うＣ
ＰＵで、図２に示すように三角波キャリア（２０１）の
最上点を含む近傍の時点あるいは最下点を含む近傍の時
点の少なくとも一方の時点（図２のおいては両方の時点
）において割り込み処理（図２において矢印にて示す）
を発生し、Ｎ回（Ｎは２以上の整数）の割り込み処理毎
に各相の出力変化タイミング、つまり正弦波データと三
角波キャリア（２０１）を比較して各相のスイッチング
素子のオンまたはオフのタイミングを演算する演算手段
と、この演算手段によって求められた各相の出力変化タ
イミングを、割り込み処理が発生する毎に出力制御する
タイミング設定手段との機能を有するものである。

【００１９】（１０２）はタイマ、（１０３ａ）は上記
出力変化タイミングの演算に必要な電圧倍率データ、つ
まり実際の出力電圧を出力周波数に対しＶ／Ｆパターン
で予め設定されている出力電圧のデータである標準出力
電圧データより決める際の係数であるデータを格納する
第１のＲＡＭ、（１０３ｂ）は上記ＣＰＵ（１０１）の
演算手段によって求められた出力変化タイミングを一時
記憶する記憶手段を構成する第２のＲＡＭ、（１０４）
は正弦波データと三角波キャリア（２０１）を比較して
上記各相の出力変化タイミングを得る三角波比較方式に
おける正弦波データ作成の基準となる基準正弦波データ
と、上記標準出力電圧データなどを格納しているＲＯＭ
、（１０５）はこのＲＯＭ（１０４）内に記憶された基
準正弦波データをアクセスするアドレスを示すアドレス
ポインタ、（１０６）はＰＷＭ信号を出力するポート、
（１０７）は上記ＣＰＵ（１０１）のタイミング設定手
段によって設定された出力変化タイミングや割り込みタ
イミングを記憶するレジスタ（１０８）を有し、このレ
ジスタ（１０８）に記憶された出力変化タイミングにお
いて出力を変化させて上記ポート（１０６）に出力した
り、上記ＣＰＵ（１０１）に割り込み要求を出力する出
力制御手段、（１０９）は外部機器やセンサなどと情報
の入出力を行うＩ／Ｏである。

【００２０】次に、この様に構成された正弦波ＰＷＭ信
号発生装置の動作について説明する。まず、割り込み処
理について図３に基づいて説明する。まず、ステップ（
３０１）にてアドレスポインタ（１０５）が示すＲＯＭ
（１０４）のアドレスから基準正弦波データをＣＰＵ（
１０１）が読み込む。ステップ（３０２）にてこの読み
込まれた基準正弦波データに、ＲＯＭ（１０４）内に格
納され、メイン処理によって第１のＲＡＭ（１０３ａ）
内に移された標準出力電圧データと、第１のＲＡＭ（１
０３ａ）内に格納された電圧倍率データを乗算し、この
乗算結果と三角波キャリア（２０１）に基づいて、割り
込みタイミング間のうちの三角波キャリア（２０１）の
上昇中における出力変化タイミングを演算し、この演算
結果をステップ（３０３）にて第２のＲＡＭ（１０３ｂ
）に記憶する。次に、ステップ（３０４）にて三角キャ
リア（２０１）の下降中の出力変化タイミングを演算す
るために、ステップ（３０２）にて得られた出力変化タ
イミングのデータから三角キャリア（２０１）のキャリ
ア周期を減算し、この減算結果をステップ（３０５）に
て第２のＲＡＭ（１０３ｂ）に記憶させる。次に、他の
相の出力変化タイミングを演算するために、ステップ（
３０２）にてアドレスポインタ（１０５）を位相差に相
当する値だけ進め、ステップ（３０７）にてこのアドレ
スポインタ（１０５）が示すＲＯＭ（１０４）内に格納
された基準正弦波データを読み込む。

【００２１】そして、ステップ（３０８）にてこの読み
込まれた基準正弦波データに、第１のＲＡＭ（１０３ａ
）内に格納された標準出力電圧データと、第１のＲＡＭ
（１０３ａ）内に格納された電圧倍率データを乗算し、
この乗算結果と三角波キャリア（２０１）に基づいて、
割り込みタイミング間のうちの三角波キャリア（２０１
）の上昇中における出力変化タイミングを演算し、この
演算結果をステップ（３０９）にて第２のＲＡＭ（１０
３ｂ）に記憶する。次に、ステップ（３１０）にて三角
キャリア（２０１）の下降中の出力変化タイミングを演
算するために、ステップ（３０８）にて得られた出力変
化タイミングのデータから三角キャリア（２０１）のキ
ャリア周期を減算し、この減算結果をステップ（３１１
）にて第２のＲＡＭ（１０３ｂ）に記憶させる。以上の
ステップにて三角波キャリア（２０１）内のタイミング
がすべて求まる。 次に、ステップ（３１２）にて出力周波数に対応した量
だけアドレスポインタ（１０５）のアドレスを進め、ス
テップ（３１３）にてアドレスポインタ（１０５）内の
アドレスがテーブルの範囲を越えたかいなかを判定し、
越えている場合は、ステップ（３１４）に進み、アドレ
スポインタ（１０５）を初期化する。このようにして割
り込み処理毎における各相の出力変化タイミングが求ま
るものである。

【００２２】一方、ＣＰＵ（１０１）におけるタイミン
グ設定手段は図４に示すフローチャートに基づいて動作
する。まず、ステップ（４０１）にて三角波キャリア（
２０１）が上昇中のタイミングを設定するのか、下降中
のタイミングを設定するのかを判定し、上昇中であれば
ステップ（４０２）に、下降中であればステップ（４０
４）に進む。ステップ（４０２）では、図３にて示した
ＣＰＵ（１０１）の演算手段における動作のステップ（
３０３）で記憶された出力変化タイミングを出力制御手
段（１０７）のレジスタ（１０８）にセットし、ステッ
プ（４０３）にて図３にて示したＣＰＵ（１０１）の演
算手段における動作のステップ（３０９）で記憶された
出力変化タイミングを出力制御手段（１０７）のレジス
タ（１０８）にセットする。同様に下降中の場合は、ス
テップ（４０４）及び（４０５）によって図３にて示し
たＣＰＵ（１０１）の演算手段における動作のステップ
（３０５）及び（３１１）で記憶された出力変化タイミ
ングを出力制御手段（１０７）のレジスタ（１０８）に
セットする。この様にしてＣＰＵ（１０１）の演算手段
によって割り込み処理毎における各相の出力変化タイミ
ングが求められたものを、タイミング設定手段によって
出力制御手段のレジスタ（１０８）にセットできるもの
である。

【００２３】次に、上記したＣＰＵ（１０１）の演算手
段及びタイミング設定手段の処理が、割り込み処理内で
どのように実行されるかを図５を用いて説明する。まず
、割り込み要求が発生し、割り込み処理に入ると、ステ
ップ（５０１）にて割り込み処理カウンタ（図示せず）
をカウンタアップし、ステップ（５０２）にてカウンタ
の値に応じて分岐する。カウンタのカウント値が１であ
ると、ステップ（５０３）に進み、ＣＰＵ（１０１）の
演算手段の処理、つまり図３に示したフローチャートに
基づいた処理を行い、ステップ（５０５）に進む。また
、ステップ（５０２）でカウンタの値が２及び３の場合
はステップ（５０５）に進み、カウントの値が４の時は
ステップ（５０４）にてカウンタのカウント値を１にし
てステップ（５０５）に進む。ステップ（５０５）では
、ＣＰＵ（１０１）のタイミング設定手段の処理、つま
り図４に示したフローチャートに基づいた処理を行ない
、割り込み処理を終了する。

【００２４】これらの処理が実行される順序をタイミン
グ的に現わすと、図６に示すようになる。つまり、第１
回目の割り込み発生タイミングが発生すると、演算手段
の処理−タイミング設定手段の処理−メイン処理−２回
目の割り込み発生タイミングの発生−タイミング設定手
段の処理−メイン処理−３回目の割り込み発生タイミン
グの発生−タイミング設定手段の処理−メイン処理−４
回目の割り込み発生タイミングの発生−タイミング設定
手段の処理−メイン処理−１回目の割り込み発生タイミ
ングの発生−演算手段の処理−と行われるものであり、
出力変化タイミングの演算はＮ回毎、この実施例におい
ては４回毎に行い、毎回の処理は記憶手段である第２の
ＲＡＭ（１０３ｂ）に記憶された出力変化タイミングデ
ータを設定している。

【００２５】そして、上記のようにＣＰＵ（１０１）の
演算手段及びタイミング設定手段によって割り込み処理
のための演算が行われ、出力制御手段（１０７）のレジ
スタ（１０８）に出力変化タイミングがセットされると
、出力制御手段（１０７）はレジスタ（１０８）内に記
憶された出力変化タイミングのデータを、タイマ（１０
２）の値と比較し、両者が一致した時点で出力をポート
（１０６）に出力してＰＷＭ信号を出力させるとともに
、ＣＰＵ（１０１）に割り込み要求を発生するものであ
る。

【００２６】次に、メイン処理について図７に基づいて
説明する。このメイン処理はＩ／Ｏ（１０９）を通じて
外部条件やデータの取り込みを行い、出力周波数及び出
力電圧に関するデータを演算する処理であり、ステップ
（７０１）にてＩ／Ｏ（１０９）を通じて外部条件及び
データの取り込みを行い、ステップ（７０２）にてこの
取り込んだ条件及びデータから出力周波数及び電圧倍率
を演算する。そして、ステップ（７０３）にて決定した
出力周波数から標準出力電圧及びアドレスポインタ（１
０５）の進め量をＲＯＭ（１０４）から読み出し、また
は演算して第１のＲＡＭ（１０３ａ）に格納するもので
ある。

【００２７】なお、上記実施例においてＣＰＵ（１０１
）の演算手段によって出力変化タイミングを図３に示し
たフローチャートに従って基準正弦波データと標準出力
電圧データと電圧倍率データの乗算に基づいて求めたも
のを示したが、具体的には以下にして求めているもので
ある。すなわち、標準出力電圧データを８ビット電圧倍
率データを８ビット、基準正弦波データを９ビットで扱
い、これらを乗算すると２４ビット（以上）のデータと
なるようにし、さらに、その２４ビット（以上）のデー
タのうち下位１６ビットのデータを四捨五入して８ビッ
ト（以上）のデータに落としているものであり、マイク
ロプロセッサ内部で出力変化タイミングを決めるタイマ
に設定する値となるように各値の大きさを調整している
ものである。

【００２８】また、三角波キャリア下降中の出力変化タ
イミングは、１キャリア内の各波形は図８に示すように
対称であるので、下降中の出力変化タイミングは、三角
波キャリアのキャリア周期Ｔｃから上昇中の出力変化タ
イミングのデータ時間ａを引けば求まるものである。

【００２９】さらに、ＲＯＭ（１０４）内に記憶される
データは次のようにしているものである。つまり、基準
正弦波データを８ビットで保有する場合、一般に図９に
示すように、ＳｉｎＸが０の時に０を、ＳｉｎＸが１の
時に２５５を対応させて１／２から１まで記憶させてお
り、その値は１２８から２５５までとなり、実質的には
７ビットの分解能しか得られないものであるが、上記実
施例においては図１０に示すように、ＳｉｎＸが１／２
の時に０を、ＳｉｎＸが１の時に２５５を対応させてい
るものであり、その結果８ビットの分解能を得ているも
のであり、しかも、このデータを演算に用いるときは９
ビット目を常に１として、９ビットデータとして用いて
おり、ＲＯＭ（１０４）には８ビットで格納していても
９ビットデータとして得ているものであり、同じメモリ
容量でデータの精度を高めているものである。

【００３０】なお、上記実施例においては、割り込み処
理を三角波キャリアの１キャリア周期に２回発生するも
のとしたが、どちらかいっぽうのタイミングのみ割り込
みが発生するようにし、三角波キャリア上昇中と下降中
で分けて行っていたタイミング設定処理を一回で行って
も良いものである。また、出力変化タイミングの演算を
４回の割り込み毎に演算しているものとしたが、Ｎ回（
Ｎは２以上の整数）の割り込み毎に演算しても良いもの
である。

【００３１】

【発明の効果】この発明は、以上に述べたように、三角
キャリアの最上点を含む近傍の時点あるいは最下点を含
む近傍の時点の少なくとも一方の時点において割り込み
処理を発生し、Ｎ回（Ｎは２以上の整数）の割り込み処
理毎に正弦波データと三角波キャリアとに基づいて得ら
れる各相の出力変化タイミングを演算する演算手段と、
この演算手段によって求められた各相の出力変化タイミ
ングを、割り込み処理が発生する毎に出力制御するタイ
ミング設定手段と、このタイミング設定手段によって出
力制御された出力変化タイミングを記憶し、この出力変
化タイミングにおいて出力を変化させるためのＰＷＭ信
号を出力するための出力制御手段とを設けたものとした
ので、割り込み処理回数が減り、つまり、出力変化タイ
ミングの演算処理をＮ回に一回ですみ、ソフトウエアの
負担を軽減できるという効果を有するものである。

【００３２】また、出力電圧と出力周波数をＮ／２・キ
ャリア周期毎に独立に変化させることができ、しかも三
角波キャリアの周波数を高くできるものである。さらに
、出力変化タイミングを求めるために、ＲＯＭ内に基準
正弦波データと標準出力電圧データを持つだけでよく、
かつ記憶手段を構成するＲＡＭに図１１で示した従来例
のようにテーブルを持たせなくてもすむため、ＲＡＭ容
量を減らすことができるものである。またさらに、標準
出力電圧データを基にして電圧倍率を可変にして出力電
圧を得るようにすれば、出力電圧を何等かのフィードバ
ック制御で変化させて運転している被制御装置における
制御機構が万一故障しても予め設定されたＶ／Ｆパター
ンで応急運転ができるものである。

【図面の簡単な説明】

【図１】この発明の一実施例を示すブロック線図。

【図２】図１に示した正弦波ＰＷＭ信号発生装置におけ
る割り込み処理の発生タイミングを示す図。

【図３】図１に示した正弦波ＰＷＭ信号発生装置におけ
る割り込み処理の出力変化タイミングを演算するフロー
チャート。

【図４】図１に示した正弦波ＰＷＭ信号発生装置におけ
る割り込み処理のタイミング設定を行うフローチャート
。

【図５】図１に示した正弦波ＰＷＭ信号発生装置におけ
る割り込み処理を示すフローチャート。

【図６】図１に示した正弦波ＰＷＭ信号発生装置におけ
る割り込み処理が実行される順序を示すタイミングを示
す図。

【図７】図１に示した正弦波ＰＷＭ信号発生装置におけ
るメイン処理を示すフローチャート。

【図８】図１に示した正弦波ＰＷＭ信号発生装置におけ
る出力変化タイミングの演算法を説明するための図。

【図９】一般的な基準正弦波データの持ち方を示す図。

【図１０】図１に示した正弦波ＰＷＭ信号発生装置にお
ける基準正弦波データの持ち方を示す図。

【図１１】従来の正弦波ＰＷＭ信号発生装置を示すブロ
ック図。

【図１２】図１１に示した正弦波ＰＷＭ信号発生装置に
おける割り込み処理を示すフローチャート。

【図１３】図１１に示した正弦波ＰＷＭ信号発生装置に
おけるメイン処理を示すフローチャート。

【図１４】図１１に示した正弦波ＰＷＭ信号発生装置に
おけるデータ作成プログラムを示すフローチャート。

【図１５】図１１に示した正弦波ＰＷＭ信号発生装置に
おける割り込み処理の発生タイミングを示す図。

【図１６】従来のパルス幅変調インバータの制御装置を
示すブロック線図。

【図１７】図１７に示すパルス幅変調インバータの制御
装置における割り込み処理の発生タイミングを示す図。

【符号の説明】

１０１　　　　演算手段及びタイミング設定手段の機能
を有するＣＰＵ １０３ｂ　　記憶手段を構成するＲＡＭ１０７　　　　
出力制御手段 ２０１　　　　三角波キャリア

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　三角波キャリアの最上点を含む近傍の
   時点あるいは最下点を含む近傍の時点の少なくとも一方
   の時点において割り込み処理を発生し、Ｎ回（Ｎは２以
   上の整数）の割り込み処理毎に正弦波データと上記三角
   波キャリアとに基づいて得られる各相の出力変化タイミ
   ングを演算する演算手段、この演算手段によって求めら
   れた各相の出力変化タイミングを、割り込み処理が発生
   する毎に出力制御するタイミング設定手段、このタイミ
   ング設定手段によって出力制御された出力変化タイミン
   グを記憶し、この出力変化タイミングにおいて出力を変
   化させるためのＰＷＭ信号を出力するための出力制御手
   段を備えた正弦波ＰＷＭ信号出力装置。