JPH04332998A - 障害処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は障害処理システムに関し、特にリ
ードアドレスとしてデコードすべき入力データパターン
を与え、このリードアドレスに対応して予め書込まれた
デコードデータパターンを読出すようにしてデコードを
行うＲＡＭデコーダの障害処理方式に関するものである
。

【０００２】

【従来技術】従来、ＲＡＭから読出されたデコードデー
タパターンにエラーが検出された場合には、その旨を障
害処理部へ通知して障害処理用のマイクロプログラムを
起動し、これによりＲＡＭに再度デコードデータパター
ンを書込み、しかる後に再度データを読出すようになっ
ている。

【０００３】上述した従来の障害処理方式では、ソフト
ウェア的に処理するようになっているので、ＲＭＡデコ
ーダからのデコードパターンの読出しリトライが完了す
るまでに、非常に多くのマシンサイクルを必要とする欠
点がある。

【０００４】また、他の方式として、ＲＡＭデコーダか
らの読出しデータをエラー訂正回路により訂正し、この
訂正データをＲＡＭへ再書込みすることにより、ＲＡＭ
内のデータを訂正する方式がある。

【０００５】この方式では、大量のハードウェアが必要
であると共に、わずか１ビットエラーの訂正しかできず
、ＲＡＭの集積度の著しい向上に伴って増々ビットエラ
ーが発生し易い昨今では、十分に対応できないという欠
点がある。

【０００６】

【発明の目的】本発明の目的は、ＲＡＭデコーダ内のデ
ータエラーが発生した場合の障害処理を高速に行うと共
に、多ビットエラーの発生にも充分に対応できるように
した障害処理システムを提供することである。

【０００７】

【発明の構成】本発明によれば、リードアドレスとして
デコードすべき入力データパターンを与え、このリード
アドレスに対応して予め書込まれたデコートデータパタ
ーンを読出すようにしてデコードを行うＲＡＭデコーダ
の障害処理システムであって、互いの対応アドレスに同
一のデコードパターンが格納された第１及び第２のＲＡ
Ｍと、前記第１及び第２のＲＡＭの同一アドレスからデ
ータを読出す手段と、これ等読出されたデータについて
夫々エラーチェックをなす手段と、エラー発生のない方
のデータを選択して外部へ供給する手段と、エラー発生
した方のデータが読出されたＲＡＭの内容を正しいデー
タにより訂正する手段とを有することを特徴とする障害
処理システムが得られる。

【０００８】

【実施例】以下図面を参照して本発明の実施例について
詳細に説明する。

【０００９】図１は本発明の実施例を示すブロック図で
ある。図において、１０はＲＡＭデコーダのインプット
パターンとしてレジスタ１４及び１２に対しセットすべ
きリードアドレスを、信号線８００　を介して送出し、
また、レジスタ１４及び１２のストローブ信号を信号線
８０１　を介して送出し、また信号線８２０　を介して
入力すると共に、次のマシンサイクルにおいて、ＲＡＭ
デコーダからの読出し動作は不可能である旨を示す信号
により、信号線８０１　を介して送出するストローブ信
号を“０”に抑止する等の制御を含む制御ブロックであ
る。

【００１０】ここで、制御ブロック１０は、ＲＡＭデコ
ーダ内に設定すべきデコードパターン、またＲＡＭデコ
ーダのライトイネーブル及びライトアドレス等をレジス
タ１４，２２，１２，２３，Ｆ／Ｆ１３，１１に設定す
ることにより、ＲＡＭデコーダの初期設定を行う制御も
含むものであるが、コントロールブロック１０について
の詳細及び各レジスタ、Ｆ／Ｆ等への初期設定のための
スキャンパス及び実際の初期設定動作等の説明は省略し
、以後、初期設定終了後の動作について説明を進めてい
くものとする。

【００１１】１１はＲＡＭデコーダ１８及び１７のライ
トイネーブ信号を保持する制御Ｆ／Ｆ、２３はＲＡＭデ
コーダ１８及び１７のうち一方であるＲＤ１への書込み
データを保持するｎビットのレジスタであり、１２はＲ
Ｄ１のライトアドレス及びリードアドレスを保持する２
ビットのアドレスレジスタである。

【００１２】１３はＲＡＭデコーダ１８及び１７のうち
の他方であるＲＤ０のライトイネーブルを保持する制御
Ｆ／Ｆであり、２２はＲＤ０への書込みデータを保持す
るｎビットのレジスタである。１４はＲＤ０のライトア
ドレス及びリードアドレスを保持する２ビットのアドレ
スレジスタである。

【００１３】１５は、コントロールブロック１０より信
号線８０１　を介して出力されるレジスタ１４，１２へ
のストローブ信号に関し、信号線８１８　を介して入力
する制御信号により、レジスタ１２に対してのみ有効又
は０抑止するためのアンドゲートである。

【００１４】１６は、信号線８１９　を介して入力する
制御信号により、アンドゲート１６と同様の動作を、レ
ジスタ１４に対してのみ行うアンドゲートである。

【００１５】１７は第２のＲＡＭデコーダＲＤ１、１８
は第１のＲＡＭデコーダＲＤ０である。そして、１９は
パリティチェック回路であり、ＲＤ１からの読出しデー
タにエラーを検出した場合、信号線８１２　を介してそ
の旨の信号“１”を送出する。２０は、ＲＤ０からの出
力データにエラーを検出した際に、その旨の信号“１”
を、信号線８１３　を介して送出するパリティチェック
回路である。

【００１６】２１は図１の各ブロックの各動作の一切の
制御をなすハードウェアコントロールブロックである。 このコントロールブロック２１は、入力信号としては、
信号線８１３　を介して、ＲＤ０からの読出しデータで
のエラー検出信号、信号線８１２　を介してＲＤ１から
の読出しデータのエラー検出信号、信号線８０６　を介
してＦ／Ｆ１３に保持されているＲＤ０のライトイネー
ブル信号、信号線８０４　を介してＦ／Ｆ１１に保持さ
れているＲＤ０のライトイネーブル信号等を入力する。

【００１７】また、出力信号として、信号線８０８　を
介してレジスタ２２のストローブ信号及びＦ／Ｆ１３の
セットデータ、信号線８０９　を介して、レジスタ２３
のストローブ信号及びＦ／Ｆ１１のセットデータ、信号
線８１８　を介してレジスタ１２のストローブ信号の有
効信号または抑止信号、信号線８１９　を介して、レジ
スタ２２のストローブ信号の有効信号又は抑止信号、信
号線８１５　を介してセレクタ２４においてＲＤ０をセ
レクトする信号“１”、信号線８１６　を介して、セレ
クタ２４においてＲＤ１をセレクトする信号“１”、信
号線８２０　を介してＲＤ０、ＲＤ１からの読出し動作
が共に不可能である旨を示す信号“１”、信号線８１４
　を介して、演算部に送出するデータが、ＲＤ０又はＲ
Ｄ１から読出された正しいデータである旨を示す信号“
１”等を出力する。上記各入力信号に対する各出力信号
の生成論理は図２にて後述する。

【００１８】２４はＲＤ０又はＲＤ１の出力データをセ
レクトするためのセレクタである。図２は図１で示した
ハードウェアコントロールブロック２１の内部を詳細に
示したものである。各入力信号の働きについては、図１
の説明で述べた通りである。

【００１９】２００　はＦ／Ｆ１１の出力の１Ｔ遅れを
保持するＦ／Ｆでああり、このＦ／Ｆが点燈中はＲＤ１
にデータを書込み中である旨を示す。２０１　はＦ／Ｆ
１３の出力の１Ｔ遅れを保持するＦ／Ｆであり、このＦ
／Ｆが点燈中はＲＤ０にデータを書込み中である旨を示
す。

【００２０】２０２　はＦ／Ｆ１１の値を反転するため
のナンドＤゲート、２０６　はナンドゲート２０２　及
びＦ／Ｆ２００　の出力の反転をアンドするためのゲー
トであり、信号線７０６を介して信号値“１”を出力す
る時、図１中のＲＤ１のリードアドレスが誤っていない
（タイミング的にコントロールブロック１０側で意図し
ているリードアドレスと等しい）か、あるいはＲＤ１に
データを書込み中でないためＲＤ１からの読出しデータ
が保障されている、即ち、いずれにしても、信号線８１
０　を介してＲＤ１から出力されているデータは、パリ
ティチェックの対象データとして採用できる旨を示す。

【００２１】２０３　は、ナンドゲート２０２　と同様
に、Ｆ／Ｆ１３の出力を反転するナンドゲート、２０７
　は、アンドゲート２０６　と同様に、信号線７０７　
を介して信号値を“１”を出力する時、ＲＤ０からの読
出しデータはパリティチェックの対象データとして採用
できる旨を示すアンドゲートである。

【００２２】２０４　はパリティチェック回路１９の出
力を反転するナンドゲートであり、信号線７０７　を介
して信号値“１”を出力する時、ＲＤ１から読出したデ
ータにビットエラーが無い旨を示す。２０５　は、ナン
ドゲート２０４　と同様、信号線７０５　を介して信号
値“１”を出力する時、ＲＤ０からの読出しデータにビ
ットエラーが無い旨を示すナンドゲートである。

【００２３】２０８　は、ゲート２０６　の出力と信号
線８１２　を介して入力するパリティチェック回路８１
２　の出力とをアンドするゲートであり、信号線８０９
　を介して“１”を出力する時、ＲＤ１が正式に読出し
動作中である時に、ＲＤ１からの読出しデータ中にエラ
ーが検出された旨を示すアンドゲートである。

【００２４】２０９　は、ゲート２０８　と同様に、信
号線８０８　を介して信号値“１”を出力する時、ＲＤ
０が正式に読出し動作中である時に、ＲＤ０からの読出
しデータ中にエラーが検出された旨を示すアンドゲート
である。

【００２５】２１０　はアンドゲート２０６　とナンド
ゲート２０４の出力とをアンドするゲートであり、信号
線８１６　を介して“１”を出力する時、ＲＤ１が正式
に読出し動作中である時に、ＲＤ１から正しいデータが
読出された旨を示し、この信号によりセレクタ２４にお
いてＲＤ１からの出力データをセレクトする。信号線７
０９　は信号線８１６　の反転信号を出力する。

【００２６】２１２　はゲート２１０　と同様、信号線
８１５　を介して“１”を出力する時、ＲＤ０が正式に
読出し動作中である時に、ＲＤ０から正しいデータが読
出された旨を示すゲートである。信号線７０８　は信号
線８１５　の反転信号を出力する。

【００２７】２１１　は信号線７０４　と信号線７０１
　とから入力される値をアンドするゲートであり、信号
線８１８　を介して信号値“１”を出力する時、現在Ｒ
Ｄ１のライトイネーブルが“１”でなくかつパリティチ
ェック回路１９でＲＤ１からの読出しデータのエラーを
検出していない、即ち次のマシンサイクルにおいて、新
たなリードアドレスで、ＲＤ１からデータを読出せるこ
とを意味する。

【００２８】２１３　はゲート２１１　と同じく、信号
線８１９　から信号値“１”を出力する時、次のマシン
サイクルにおいて、新たなリードアドレスで、ＲＤ０か
らデータを読出せることを意味する。

【００２９】２１４　は、信号線７０８　及び信号線７
０９　を介して、ＲＤ０及びＲＤ１において、正式に読
出し動作中である時に、正しいデータが読出されていな
い旨の信号を入力した時に、信号線８２０　を介して、
２つのＲＡＭデコーダＲＤ０、ＲＤ１共に読出し不可で
ある旨の信号“１”を出力し、信号線８１４　を介して
、信号線８２０　の反転信号を出力するゲートである。 信号線８１４　が“１”を出力する時、この信号は、セ
レクタ２４から信号線８１７　を介して演算部に送出す
るデータの有効信号となる。

【００３０】図３は本実施例での動作が開始する前のＲ
Ｄ０とＲＤ１内部の初期設定の様子を示した図である。 ＲＤ０内のＡ０，Ｂ０，Ｃ０，Ｄ０はそれぞれアドレス
（００），（０１），（１０），（１１）に書込まれて
いるデコードパターンを示す。ＲＤ１内のＡ１，Ｂ１，
Ｃ１，Ｄ１も同様である。またＲＤ０とＲＤ１の構成は
全く同様であるため、ＲＤ０内のデコードパターンとＲ
Ｄ１内のデコードパターンの関係は、Ａ０＝Ａ１，Ｂ０
＝Ｂ１，Ｃ０＝Ｃ１，Ｄ０＝Ｄ１の関係がある。

【００３１】図４は本実施例で示す各マシンサイクルｔ
０　〜ｔ７　における各レジスタ、Ｆ／Ｆ及びＲＤ０，
ＲＤ１内のデコードパターンの様子を図示したものであ
る。

【００３２】次に本実施例での実際の動作について説明
する。ｔ０　サイレクルでは、コントロールブロックの
制御により信号線８０１　を介してストローブ信号“１
”が送出され、信号線８００　を介してリードアドレス
００がレジスタ１４（ＷＲＡＲ０　）及びレジスタ１２
（ＷＲＡＲ１　）に夫々セットされる。この時、Ｆ／Ｆ
１３（ＷＥ０）＝０、Ｆ／Ｆ１１（ＷＥ１）＝０、パリ
ティチェック回路１９，２０でエラーは検出されていな
いので、信号線８１８　及び８１９　は“１”となり、
従って信号線８０２　及び８０３　は“１”となってい
る。

【００３３】ｔ１　サイクルでは、レジスタ１４，１２
は共にアドレス００を出力し、ＲＤ０からはデコードパ
ターンＡ０が、ＲＤ１からはデコードパターンＡ１が読
出される。こごて、Ａ１にエラーが発生していたとして
、パリティチェック回路１９により信号線８１２　は信
号値“１”をコントロールブロック２１に送出する。こ
れにより、信号線８１８　は信号値“０”に変わり、信
号線８０２　も信号値は“０”となる。

【００３４】従って、次のマシンサイクルではレジスタ
１２から新たなリードアドレスは出力されず、現在のア
ドレスがホールドされることになる。また、信号線８１
５　は信号値“１”を示し、信号線８１６　は信号値“
０”を示すので、セレクタ２４はＲＤ０の出力データを
セレクトし、信号線８１４　の有効信号“１”と共に演
算部に送出する。

【００３５】信号線８０９　の値は“１”であるため、
レジスタ１２に対し、信号線８１１　を介してＲＤ０の
出力データがセットされ、Ｆ／Ｆ１１が“１”にセット
される。 信号線８１９，　８０１は共に“１”であり、信号線８
０３　も“１”となり、レジスタ１４に新たなリードア
ドレス０１がセットされる。

【００３６】ｔ２　サイクルでは、各レジスタ、Ｆ／Ｆ
の出力、ＲＤ０及びＲＤ１内の状態は図４の通りである
。 ＲＤ０に関し、レジスタ１４より新たなリードアドレス
０１が出力されるため、信号線８１１　にはデコードパ
ターンＢ０が出力され、Ｂ０にはエラーが無いので、信
号線８１３　は“０”となっている。

【００３７】ＲＤ１では、レジスタ１２＝００，レジス
タ２３＝Ａ０，Ｆ／Ｆ１１＝１より、次のマシンサイク
ルｔ３　にてデコードパターンＡ０が書込まれる準備が
整っている。

【００３８】信号線８１０　には、デコードパターンＡ
１が出力されている状態であるが、信号線８１２　は“
１”のままであり、しかもＦ／Ｆ１１＝１であるため、
やはり信号線８１６　は“０”であり、この時信号線８
１５　が“１”であるので、セレクタ２４はＲＤ０から
出力されるデコードパターンＢ０を、信号線８１４　の
有効信号“１”と共に演算部に送出する。

【００３９】信号線８０９　は、Ｆ／Ｆ１１＝１である
ため、信号値“０”を示し、レジスタ２３はホールド状
態、Ｆ／Ｆ１１は“０”セットの状態にある。信号線８
２１　は、信号線８１３　が“０”であるため、信号値
“０”を示す。信号線８１８　は、信号線８１２，８０
４　が共に“１”であるため、信号値“０”を示す。信
号線８１９　は、信号線８１３，８０６　が共に“０”
であるため、信号値“１”を示し、信号線８０１　の値
が“１”であるため、信号線８０３　の値は“１”とな
る。従って、レジスタ１４には新たなリードアドレス１
１がセットされる。

【００４０】ｔ３　サイクルでは、各レジスタ、Ｆ／Ｆ
の出力、ＲＤ０及びＲＤ１内の状態は図４の通りである
。 ＲＤ１のアドレス００にＡ０が書込まれている。ＲＤ０
では、レジスタ１４より出力される新たなリードアドレ
ス１１により、デコードパターンＤ０が読出され、信号
線８１１　に出力されている。

【００４１】デコードパターンＤ０はエラーがないため
、信号線８１３　の値は“０”である。ＲＤ１から信号
線８１０　に出力されているデータは保証されないため
、パリティチェック回路１９の出力は、Ｆ／Ｆ２００Ｗ
（ＷＥ１Ｄ）が“１”であることにより無効にしている
。従って、信号線８１６　は“０”また信号線８１５　
は“１”であるため、セレクタ２４は、ＲＤ０の出力デ
コードパターンＤ０をセレクトし、信号線８１４　の有
効信号と共に演算部にＤ０を送出する。

【００４２】信号線８０９　は、Ｆ／Ｆ２００　＝１に
より、“０”である。信号線８０８　は、信号線８１３
　が“０”であるため信号値“０”を示す。従ってレジ
スタ２２，２３，Ｆ／Ｆ１３，１１はｔ４　サイクルに
おいても、ｔ３　サイクルの状態でホールドとなる。信
号線８１８　，８１９　は“１”となるため、信号線８
０１　が“１”より、レジスタ１４，１２に新たなリー
ドアドレス１０がセットされる。

【００４３】ｔ４　サイクルでは、各レジスタ、Ｆ／Ｆ
出力及びＲＤ０，ＲＤ１内部の状態は図４の通りである
。 レジスタ１４，１２からは新たなリードアドレス１０が
出力されているため、ＲＤ０からはデコードパターンＣ
０が、ＲＤ１からはデコードパターンＣ１がそれぞれ読
出される。

【００４４】ここで、デコードパターンＣ０にエラーが
検出され、パリティチェック回路２０より信号線８１３
　を介してその旨の信号“１”がコントロールブロック
２１に送出される。

【００４５】以後ｔ６　サイクルまでｔ１　〜ｔ３　サ
イクルと同様の動作をすることにより、ＲＤ１において
読出し動作を継続しつつ、ＲＤ０内のデータパターンＣ
０を、ＲＤ１出力のデコードパターンＣ１で訂正し、ｔ
７サイクル以降、再びＲＤ０とＲＤ１の同時読出し動作
が開始する。各レジスタ、Ｆ／Ｆ及びＲＤ０、ＲＤ１内
部の状態は図４の通りである。

【００４６】また、ＣＢから信号線８００　を介して出
力されるリードアドレスは、ｔ４　サイクルで００、ｔ
５　サイクルで０１、ｔ６　サイクルで１１であるもの
とする。

【００４７】

【発明の効果】以上説明したように本発明によれば、Ｒ
Ｄ０とＲＤ１との２つのＲＡＭデコーダを使用し、通常
は２つのＲＡＭデコーダから同じリードアドレスでデー
タの読出し動作を行い、ＲＤ０とＲＤ１のいずれかの読
出しデータでエラーが検出された場合、エラーが検出さ
れない側のＲＡＭデコーダからの読出し動作はそのまま
継続しつつ、並行してエラーが検出されない側の正しい
出力データによりエラーが検出されたＲＡＭデコーダの
データを訂正し、訂正終了後に、再び２つのＲＡＭデコ
ーダからの同じリードアドレスでの同時読出し動作を開
始するように、全てハートーウェアで制御することによ
り、複数ビットエラーが複数回発生しても、通常の読出
し動作に全く支障を与えずに、高速にエラー発生時の処
理を完了できるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例のシステムブロック図である。

【図２】図１のハードウェアコントロールブロック２１
の具体的回路図である。

【図３】図１のＲＡＭデコーダＲＤ０とＲＤ１内のデコ
ードパターンの初期状態を示す図である。

【図４】本発明の実施例の動作時における各マシンサイ
クル毎の各レジスタ及びＦ／Ｆの内容を示す図である。

【符号の説明】

１０，２１　　コントロールブロック １１，１３　　Ｆ／Ｆ １２，１４　　ライトアドレスレジスタ１７，１８　　
ＲＡＭデコーダ １９，２０　　パリティチェック回路 ２２，２３　　ライトデータレジスタ ２４　　セレクタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　リードアドレスとしてデコードすべき
   入力データパターンを与え、このリードアドレスに対応
   して予め書込まれたデコートデータパターンを読出すよ
   うにしてデコードを行うＲＡＭデコーダの障害処理シス
   テムであって、互いの対応アドレスに同一のデコードパ
   ターンが格納された第１及び第２のＲＡＭと、前記第１
   及び第２のＲＡＭの同一アドレスからデータを読出す手
   段と、これ等読出されたデータについて夫々エラーチェ
   ックをなす手段と、エラー発生のない方のデータを選択
   して外部へ供給する手段と、エラー発生した方のデータ
   が読出されたＲＡＭの内容を正しいデータにより訂正す
   る手段とを有することを特徴とする障害処理システム。