JPH04333277A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH04333277A JPH04333277A JP3102960A JP10296091A JPH04333277A JP H04333277 A JPH04333277 A JP H04333277A JP 3102960 A JP3102960 A JP 3102960A JP 10296091 A JP10296091 A JP 10296091A JP H04333277 A JPH04333277 A JP H04333277A
- Authority
- JP
- Japan
- Prior art keywords
- vss
- potential
- channel mos
- mos transistor
- ground
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関し
、特に、高速度のデータ出力用として用いられるＭＯＳ
ダイナミック・メモリを含む半導体メモリ装置に関する
。
、特に、高速度のデータ出力用として用いられるＭＯＳ
ダイナミック・メモリを含む半導体メモリ装置に関する
。
【０００２】
【従来の技術】従来の、この種の半導体メモリ装置は、
微細加工技術の進歩とともに集積度の向上が図られてき
ている。特に、ダイナミックメモリ装置においては、メ
モリセルの構造が簡単であるために高集積化が可能であ
り、低価格という利点がある。更に、高集積化に伴ない
、データ出力の速度も改善されている。しかしながら、
しきい値電圧によりトランジスタの活性化が制御される
ＭＯＳダイナミックメモリにおいては、データ出力時の
データ出力速度を速くするためにトランジスタサイズを
大きくしており、このため大電流が接地レベルに流れ込
み、当該接地レベルが上昇して、接地レベルを使用して
いる入力回路においては、ハイ・レベレの入力電圧の最
小電圧が高くなってしまうという問題点がある。この問
題点の解決策としては、接地雑音を優先してデータ出力
トランジスタのサイズを小さくすることにより、データ
出力の速度を犠牲にしているのが現状である。
微細加工技術の進歩とともに集積度の向上が図られてき
ている。特に、ダイナミックメモリ装置においては、メ
モリセルの構造が簡単であるために高集積化が可能であ
り、低価格という利点がある。更に、高集積化に伴ない
、データ出力の速度も改善されている。しかしながら、
しきい値電圧によりトランジスタの活性化が制御される
ＭＯＳダイナミックメモリにおいては、データ出力時の
データ出力速度を速くするためにトランジスタサイズを
大きくしており、このため大電流が接地レベルに流れ込
み、当該接地レベルが上昇して、接地レベルを使用して
いる入力回路においては、ハイ・レベレの入力電圧の最
小電圧が高くなってしまうという問題点がある。この問
題点の解決策としては、接地雑音を優先してデータ出力
トランジスタのサイズを小さくすることにより、データ
出力の速度を犠牲にしているのが現状である。
【０００３】図３に示されるのは、従来例として、代表
的なメモリのクロック入力部とデータ出力部との回路図
である。その構成としては、ＮチャネルＭＯＳトランジ
スタ６および７を含み、外部に対してデータを出力する
データ出力部５と、ＰチャネルＭＯＳトランジスタ９お
よびＮチャネルＭＯＳトランジスタ１０を含み、外部ク
ロックを入力するクロック入力部８とにより構成されて
いる。また、図４（ａ）、（ｂ）、（ｃ）、（ｄ）、（
ｅ）および（ｆ）に示されるのは、本従来例の動作に対
応するタイミングチャートである。
的なメモリのクロック入力部とデータ出力部との回路図
である。その構成としては、ＮチャネルＭＯＳトランジ
スタ６および７を含み、外部に対してデータを出力する
データ出力部５と、ＰチャネルＭＯＳトランジスタ９お
よびＮチャネルＭＯＳトランジスタ１０を含み、外部ク
ロックを入力するクロック入力部８とにより構成されて
いる。また、図４（ａ）、（ｂ）、（ｃ）、（ｄ）、（
ｅ）および（ｆ）に示されるのは、本従来例の動作に対
応するタイミングチャートである。
【０００４】以下、図３と、図４（ａ）、（ｂ）、（ｃ
）、（ｄ）、（ｅ）および（ｆ）とを参照して、従来例
の動作について説明する。
）、（ｄ）、（ｅ）および（ｆ）とを参照して、従来例
の動作について説明する。
【０００５】図３において、接地端子５９は接地レベル
（Ｖｓｓ）に保持されており、データの出力前において
は、データ出力部５において、端子５４および５５より
入力されるデータ出力制御用の制御信号１０２および１
０３のレベルは共に接地レベル（Ｖｓｓ）となっており
、従って、ＮチャネルＭＯＳトランジスタ６および７を
介してデータ出力１０４が出力される端子５６は、ハイ
・インピーダンス（Ｖｚ ）となっている。また、クロ
ック入力部８においては、端子５７より入力されるクロ
ック１０５はハイ・レベル（ＶＨ ）、端子５８の出力
レベル１０６は接地レベル（Ｖｓｓ）となっている。
（Ｖｓｓ）に保持されており、データの出力前において
は、データ出力部５において、端子５４および５５より
入力されるデータ出力制御用の制御信号１０２および１
０３のレベルは共に接地レベル（Ｖｓｓ）となっており
、従って、ＮチャネルＭＯＳトランジスタ６および７を
介してデータ出力１０４が出力される端子５６は、ハイ
・インピーダンス（Ｖｚ ）となっている。また、クロ
ック入力部８においては、端子５７より入力されるクロ
ック１０５はハイ・レベル（ＶＨ ）、端子５８の出力
レベル１０６は接地レベル（Ｖｓｓ）となっている。
【０００６】図４に示される時刻ｔ１ において、デー
タ出力の制御信号１０３がＶｃｃのレベルに遷移する。 この制御信号１０３がＮチャネルＭＯＳトランジスタ７
のしきい値電圧ＶＴ を越える時刻ｔ２ においては、
データ出力１０４はＶｚ から接地レベルＶｓｓに遷移
する。このために、クロック入力部８に含まれるＮチャ
ネルＭＯＳトランジスタ１０は非活性化され、クロック
入力部８の端子５８の出力１０６はＶｃｃのレベルに遷
移して誤動作を生起する要因となる。
タ出力の制御信号１０３がＶｃｃのレベルに遷移する。 この制御信号１０３がＮチャネルＭＯＳトランジスタ７
のしきい値電圧ＶＴ を越える時刻ｔ２ においては、
データ出力１０４はＶｚ から接地レベルＶｓｓに遷移
する。このために、クロック入力部８に含まれるＮチャ
ネルＭＯＳトランジスタ１０は非活性化され、クロック
入力部８の端子５８の出力１０６はＶｃｃのレベルに遷
移して誤動作を生起する要因となる。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
メモリ装置においては、データ入力の高速化を図るため
に、データ出力部５に含まれるＮチャネルＭＯＳトラン
ジスタ６および７が大型化されており、このために、活
性化時に接地レベルＶｓｓが上昇して、クロック入力部
８に含まれるＮチャネルＭＯＳトランジスタ１０が非活
性化されて誤動作を惹起する。このため、対策として、
クロック入力部に入力されるクロックの入力レベルＶＨ
を高く設定しなければならないという欠点がある。
メモリ装置においては、データ入力の高速化を図るため
に、データ出力部５に含まれるＮチャネルＭＯＳトラン
ジスタ６および７が大型化されており、このために、活
性化時に接地レベルＶｓｓが上昇して、クロック入力部
８に含まれるＮチャネルＭＯＳトランジスタ１０が非活
性化されて誤動作を惹起する。このため、対策として、
クロック入力部に入力されるクロックの入力レベルＶＨ
を高く設定しなければならないという欠点がある。
【０００８】
【課題を解決するための手段】本発明の半導体メモリ装
置は、ドレインが接地電位に接続され、ゲートに活性化
のためのクロックが入力される第１のＮチャネルＭＯＳ
トランジスタと、ドレインならびにゲートが、前記第１
のＮチャネルＭＯＳトランジスタのソースに接続される
第２のＮチャネルＭＯＳトランジスタと、ドレインなら
びにゲートが、前記第２のＮチャネルＭＯＳトランジス
タのソースに接続される第３のＮチャネルＭＯＳトラン
ジスタと、ドレインならびにゲートが、前記第３のＮチ
ャネルＭＯＳトランジスタのソースに接続され、ソース
に半導体集積回路の基板電位が供給される第４のＮチャ
ネルＭＯＳトランジスタと、を備えて構成される。
置は、ドレインが接地電位に接続され、ゲートに活性化
のためのクロックが入力される第１のＮチャネルＭＯＳ
トランジスタと、ドレインならびにゲートが、前記第１
のＮチャネルＭＯＳトランジスタのソースに接続される
第２のＮチャネルＭＯＳトランジスタと、ドレインなら
びにゲートが、前記第２のＮチャネルＭＯＳトランジス
タのソースに接続される第３のＮチャネルＭＯＳトラン
ジスタと、ドレインならびにゲートが、前記第３のＮチ
ャネルＭＯＳトランジスタのソースに接続され、ソース
に半導体集積回路の基板電位が供給される第４のＮチャ
ネルＭＯＳトランジスタと、を備えて構成される。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、制御信号
入力用の端子５１、接地端子５２および基板電位供給用
の端子５３に対応して、ＮチャネルＭＯＳトランジスタ
１〜４を備えて構成される。また、図２（ａ）、（ｂ）
、（ｃ）、（ｄ）、（ｅ）および（ｆ）に示されるのは
、本実施例の動作に対応するタイミングチャートである
。
である。図１に示されるように、本実施例は、制御信号
入力用の端子５１、接地端子５２および基板電位供給用
の端子５３に対応して、ＮチャネルＭＯＳトランジスタ
１〜４を備えて構成される。また、図２（ａ）、（ｂ）
、（ｃ）、（ｄ）、（ｅ）および（ｆ）に示されるのは
、本実施例の動作に対応するタイミングチャートである
。
【００１１】以下、図１と、図２（ａ）、（ｂ）、（ｃ
）、（ｄ）、（ｅ）および（ｆ）とを参照して、本実施
例の動作について説明する。
）、（ｄ）、（ｅ）および（ｆ）とを参照して、本実施
例の動作について説明する。
【００１２】図２に示される時刻ｔ１ において、端子
５１より活性化された制御信号１０１が入力されると、
ＮチャネルＭＯＳトランジスタ２および３が順次活性化
され、節点Ｃのレベルは、接地レベルＶｓｓに対してＶ
ｓｓ−２ＶＴ となり、端子５３より供給される基板電
位ＶＢＢ＝Ｖｓｓ−２ＶＴ と同電位になる。また、時
刻ｔ４ において接地レベルＶｓｓがＶｓｓ＋ＶＴ に
なると、節点Ａ、ＢおよびＣの電位は、それぞれＶｓｓ
＋ＶＴ 、ＶｓｓおよびＶｓｓ−ＶＴ となる。従って
、ＮチャネルＭＯＳトランジスタ４のゲートの電位はＶ
ｓｓ−ＶＴ となり、ソース電位である端子５３から供
給される基板電位ＶＢＢを越えるために、ＮチャネルＭ
ＯＳトランジスタ４が活性化され、接地点から基板に対
する導通が行われて、接地点の電位レベルの上昇が抑制
される。この場合における制御信号１０１、接地端子５
２の電位レベル、節点Ａ、ＢおよびＣの電位レベル、お
よび端子５３の電位レベルは、それぞれ、図２（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）に示され
るとうりである。
５１より活性化された制御信号１０１が入力されると、
ＮチャネルＭＯＳトランジスタ２および３が順次活性化
され、節点Ｃのレベルは、接地レベルＶｓｓに対してＶ
ｓｓ−２ＶＴ となり、端子５３より供給される基板電
位ＶＢＢ＝Ｖｓｓ−２ＶＴ と同電位になる。また、時
刻ｔ４ において接地レベルＶｓｓがＶｓｓ＋ＶＴ に
なると、節点Ａ、ＢおよびＣの電位は、それぞれＶｓｓ
＋ＶＴ 、ＶｓｓおよびＶｓｓ−ＶＴ となる。従って
、ＮチャネルＭＯＳトランジスタ４のゲートの電位はＶ
ｓｓ−ＶＴ となり、ソース電位である端子５３から供
給される基板電位ＶＢＢを越えるために、ＮチャネルＭ
ＯＳトランジスタ４が活性化され、接地点から基板に対
する導通が行われて、接地点の電位レベルの上昇が抑制
される。この場合における制御信号１０１、接地端子５
２の電位レベル、節点Ａ、ＢおよびＣの電位レベル、お
よび端子５３の電位レベルは、それぞれ、図２（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）に示され
るとうりである。
【００１３】
【発明の効果】以上説明したように、本発明は、接地点
と基板との間に制御回路を設けて、接地点の接地電位レ
ベルが上昇しないように制御抑制することにより、クロ
ック入力部における誤動作が防止されるとともに、デー
タ出力時にのみ選択的に活性化される制御回路の動作を
介して、データ出力信号以外の誤動作が排除され、結果
的に、データ出力用のトランジスタサイズが大型化され
、クロック入力部のクロックのハイ・レベル入力電位を
低レベルに設定することができるという効果がある。
と基板との間に制御回路を設けて、接地点の接地電位レ
ベルが上昇しないように制御抑制することにより、クロ
ック入力部における誤動作が防止されるとともに、デー
タ出力時にのみ選択的に活性化される制御回路の動作を
介して、データ出力信号以外の誤動作が排除され、結果
的に、データ出力用のトランジスタサイズが大型化され
、クロック入力部のクロックのハイ・レベル入力電位を
低レベルに設定することができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例の動作を示すタイミングチャートであ
る。
る。
【図３】従来例を示すブロック図である。
【図４】従来例の動作を示すタイミングチャートである
。
。
１〜４、６、７、１０ ＮチャネルＭＯＳトラン
ジスタ ５ データ出力部 ８ クロック入力部
ジスタ ５ データ出力部 ８ クロック入力部
Claims (1)
- 【請求項１】 ドレインが接地電位に接続され、ゲー
トに活性化のためのクロックが入力される第１のＮチャ
ネルＭＯＳトランジスタと、ドレインならびにゲートが
、前記第１のＮチャネルＭＯＳトランジスタのソースに
接続される第２のＮチャネルＭＯＳトランジスタと、ド
レインならびにゲートが、前記第２のＮチャネルＭＯＳ
トランジスタのソースに接続される第３のＮチャネルＭ
ＯＳトランジスタと、ドレインならびにゲートが、前記
第３のＮチャネルＭＯＳトランジスタのソースに接続さ
れ、ソースに半導体集積回路の基板電位が供給される第
４のＮチャネルＭＯＳトランジスタと、を備えることを
特徴とする半導体メモリ装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3102960A JPH04333277A (ja) | 1991-05-09 | 1991-05-09 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3102960A JPH04333277A (ja) | 1991-05-09 | 1991-05-09 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04333277A true JPH04333277A (ja) | 1992-11-20 |
Family
ID=14341362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3102960A Pending JPH04333277A (ja) | 1991-05-09 | 1991-05-09 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04333277A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04212782A (ja) * | 1990-03-30 | 1992-08-04 | Fujitsu Ltd | 半導体集積回路装置 |
-
1991
- 1991-05-09 JP JP3102960A patent/JPH04333277A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04212782A (ja) * | 1990-03-30 | 1992-08-04 | Fujitsu Ltd | 半導体集積回路装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980324 |