JPH0433377A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0433377A JPH0433377A JP13823890A JP13823890A JPH0433377A JP H0433377 A JPH0433377 A JP H0433377A JP 13823890 A JP13823890 A JP 13823890A JP 13823890 A JP13823890 A JP 13823890A JP H0433377 A JPH0433377 A JP H0433377A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、高速、低消費電力の半導体装置の製造方法に
関し、特に、半導体基板より切り込んだＵ型溝の側壁面
の任意の箇所に任意の大きさの拡散領域を形成し、コン
タクトホールを開孔する工程に係る加工技術に関するも
のである。
関し、特に、半導体基板より切り込んだＵ型溝の側壁面
の任意の箇所に任意の大きさの拡散領域を形成し、コン
タクトホールを開孔する工程に係る加工技術に関するも
のである。
［従来の技術］
最近の半導体装置の開発は目覚ましいものがあり、高速
、低消費電力、高効率、高集積密度化を目標として、次
々に新しい構想、構造のトランジスタ、サイリスタ、Ｉ
Ｃ，メモリ等が提案されている。厚み方向の寸法制御の
方が平面方向に比して容易な点や、６４Ｍビットダイナ
ミックＲＡＭのように超高密度化の要求に対して立体構
造にせざるを得ない点から、基板表面に対して垂直方向
の面に対する加工技術が必要な種々の半導体装置が提案
されている。特に静電誘導トランジスタ（以下ＳＩＴと
称す）などの静電誘導型半導体装置は、半導体基板表面
より、垂直に切り込まれた側壁部にゲートを形成するこ
とにより、その基本的にすぐれた特性が、さらに高周波
高速動作に適したものとなることが知られている。第２
図は切り込みゲート型ＳＩＴの断面図の一例で、ｎ“Ｓ
ｉ基板１はドレイン、ｎ−層２はチャンネル、ｐ“領域
３はゲート、ｎ＋領域４はソースで、酸化膜５の上にゲ
ート電極６が形成された構造となっており、ソース・ゲ
ート間容量、ゲート・ビーレイン間容量を小さくし、か
つ変換コンダクタンスｇ、、を大きくすることが出来る
ので、マイクロ波からサブミリ波帯での高効率動作に適
したものである。７はソース電極である。
、低消費電力、高効率、高集積密度化を目標として、次
々に新しい構想、構造のトランジスタ、サイリスタ、Ｉ
Ｃ，メモリ等が提案されている。厚み方向の寸法制御の
方が平面方向に比して容易な点や、６４Ｍビットダイナ
ミックＲＡＭのように超高密度化の要求に対して立体構
造にせざるを得ない点から、基板表面に対して垂直方向
の面に対する加工技術が必要な種々の半導体装置が提案
されている。特に静電誘導トランジスタ（以下ＳＩＴと
称す）などの静電誘導型半導体装置は、半導体基板表面
より、垂直に切り込まれた側壁部にゲートを形成するこ
とにより、その基本的にすぐれた特性が、さらに高周波
高速動作に適したものとなることが知られている。第２
図は切り込みゲート型ＳＩＴの断面図の一例で、ｎ“Ｓ
ｉ基板１はドレイン、ｎ−層２はチャンネル、ｐ“領域
３はゲート、ｎ＋領域４はソースで、酸化膜５の上にゲ
ート電極６が形成された構造となっており、ソース・ゲ
ート間容量、ゲート・ビーレイン間容量を小さくし、か
つ変換コンダクタンスｇ、、を大きくすることが出来る
ので、マイクロ波からサブミリ波帯での高効率動作に適
したものである。７はソース電極である。
しかしながら、半導体表面より切り込みを有する半導体
装置において、その切り込み部の側壁面への拡散窓開け
、コンタクトホール開孔等の加工は従来の平面加工技術
の基本となるホトリソグラフ技術ではほとんど不可能で
あった。
装置において、その切り込み部の側壁面への拡散窓開け
、コンタクトホール開孔等の加工は従来の平面加工技術
の基本となるホトリソグラフ技術ではほとんど不可能で
あった。
［発明が解決しようとする課題］
前述した切り込み部（Ｕ型溝）を有する半導体装置の切
り込み部側壁面への拡散窓、コンタクト窓を形成する技
術として、すてに特公昭６２−３２６３２号公報、およ
び特公平０１−０３１３０９号公報等に示された技術が
提案されている。第３図（ａ）乃至（ｊ）は前記特公昭
８２−３２６３２号公報に示されているＮチャンネルＳ
ＩＴの製造工程である。
り込み部側壁面への拡散窓、コンタクト窓を形成する技
術として、すてに特公昭６２−３２６３２号公報、およ
び特公平０１−０３１３０９号公報等に示された技術が
提案されている。第３図（ａ）乃至（ｊ）は前記特公昭
８２−３２６３２号公報に示されているＮチャンネルＳ
ＩＴの製造工程である。
（１〉第３図（ａ）に示すようにドレインとなるｎ”ｓ
ｉ基板（不純物密度１０′８／ｃＩｎ３）１の上にエピ
タキシャル成長によりｎ−層（不純物密度１０１３〜１
０１４／ｃｆｆ１３）２の動作層を厚さ１〇−程度成長
し、続いて熱酸化等により酸化膜５を約１μ園形成する
。次にホトリソグラフ技術により０ＭＲ８３等のレジス
ト膜８を切り込み予定領域以外の部分に選択的に形成す
る。
ｉ基板（不純物密度１０′８／ｃＩｎ３）１の上にエピ
タキシャル成長によりｎ−層（不純物密度１０１３〜１
０１４／ｃｆｆ１３）２の動作層を厚さ１〇−程度成長
し、続いて熱酸化等により酸化膜５を約１μ園形成する
。次にホトリソグラフ技術により０ＭＲ８３等のレジス
ト膜８を切り込み予定領域以外の部分に選択的に形成す
る。
（２）第３図（ｂ）に示すようにレジスト８をマスクと
して酸化膜５を除去してｎ−層２を約３μ−の深さまで
切り込む。この場合、切り込まれる部分の側面がｎ−層
２の表面に対してほぼ垂直になることが望ましく、さら
に底面か平らに近いのが望まれるが、その方法としては
側面か垂直になるアルカルエツチングや底面も平らにな
るプラズマエッチ、スパッタエッチ等があげられる。例
えばプラズマエッチで行なうにはｎ゛基板１の結晶面を
（１１１）面に選びマスクの方向を＜１１０＞方向に合
わせて、まず酸化膜５をＣ３Ｆ８のガスＯ，１Ｔｏｒｒ
でプラズマエッチし続いてガスをｐｃｐ３ガス０．０５
〜０． ＬＴｏｒｒに変えてｎ−層２をプラズマエッチ
すればｎ−層２の表面に対して垂直な側面（壁面）と平
らな底面を有する形に切り込むことができる。続いて０
□ガスプラズマによりレジスト８を除去する。
して酸化膜５を除去してｎ−層２を約３μ−の深さまで
切り込む。この場合、切り込まれる部分の側面がｎ−層
２の表面に対してほぼ垂直になることが望ましく、さら
に底面か平らに近いのが望まれるが、その方法としては
側面か垂直になるアルカルエツチングや底面も平らにな
るプラズマエッチ、スパッタエッチ等があげられる。例
えばプラズマエッチで行なうにはｎ゛基板１の結晶面を
（１１１）面に選びマスクの方向を＜１１０＞方向に合
わせて、まず酸化膜５をＣ３Ｆ８のガスＯ，１Ｔｏｒｒ
でプラズマエッチし続いてガスをｐｃｐ３ガス０．０５
〜０． ＬＴｏｒｒに変えてｎ−層２をプラズマエッチ
すればｎ−層２の表面に対して垂直な側面（壁面）と平
らな底面を有する形に切り込むことができる。続いて０
□ガスプラズマによりレジスト８を除去する。
（３）第３図（ｃ）に示すように熱酸化等によって切り
込まれた部分に酸化膜５を５０００λ程度形成する。こ
の時１で形成されたｎ−層２の表面の酸化膜５は１．１
μ曙程度に増加する。
込まれた部分に酸化膜５を５０００λ程度形成する。こ
の時１で形成されたｎ−層２の表面の酸化膜５は１．１
μ曙程度に増加する。
（４）第３図（ｄ）に示すように指向性プラズマエッチ
、スパッタエッチ等により切り込まれた底面の酸化膜５
をエッチする。この場合指向性により側面（壁面）の酸
化膜５は残り、ｎ−層２の表面の酸化膜５は８０００λ
程度に減少する。続いて切り込まれた底面のｎ−層２を
約１．５μｍ程度プラズマエッチする。例えば、プラズ
マエッチで行なうには酸化Ｈ５はＣ３Ｆ ｓ Ｄ、１Ｔ
ｏｒｒでエッチしｎ−層２はＰ Ｃ１３０，０５〜０．
ＩＴｏｒｒでエッチすることにより形成できる。
、スパッタエッチ等により切り込まれた底面の酸化膜５
をエッチする。この場合指向性により側面（壁面）の酸
化膜５は残り、ｎ−層２の表面の酸化膜５は８０００λ
程度に減少する。続いて切り込まれた底面のｎ−層２を
約１．５μｍ程度プラズマエッチする。例えば、プラズ
マエッチで行なうには酸化Ｈ５はＣ３Ｆ ｓ Ｄ、１Ｔ
ｏｒｒでエッチしｎ−層２はＰ Ｃ１３０，０５〜０．
ＩＴｏｒｒでエッチすることにより形成できる。
（５）第３図（ｅ）に示すようにＣＶＤ等によりＳｉ３
Ｎ４＠９を１０００λ程度形成する。
Ｎ４＠９を１０００λ程度形成する。
（６）第３図（ｆ）に示すように指向性プラズマエッチ
、スパッタエツチング等によって切り込まれた底面のＳ
ｉ３Ｎ４膜９とｎ−層２の表面の５ｉ３Ｎ４１１’；＋
をエッチする。Ｓ ｉ ３Ｎ ａ ＪＩ！ ９は切り込
まれた側面（壁面）のみに残ることになる。例えば、プ
ラズマエッチで行なうにはＣ３Ｆ８０．０２〜０．０５
Ｔｏｒｒでエッチすることにより形成できる。
、スパッタエツチング等によって切り込まれた底面のＳ
ｉ３Ｎ４膜９とｎ−層２の表面の５ｉ３Ｎ４１１’；＋
をエッチする。Ｓ ｉ ３Ｎ ａ ＪＩ！ ９は切り込
まれた側面（壁面）のみに残ることになる。例えば、プ
ラズマエッチで行なうにはＣ３Ｆ８０．０２〜０．０５
Ｔｏｒｒでエッチすることにより形成できる。
（７）第３図（ｇ）に示すように熱酸化等により、切り
込まれた底面に酸化１ＩＩ５９を５０００λ程度形成す
る。この時、５ｉ３Ｎ４ｓ９がある切り込まれた側面（
壁面）には酸化膜５９は形成されない。
込まれた底面に酸化１ＩＩ５９を５０００λ程度形成す
る。この時、５ｉ３Ｎ４ｓ９がある切り込まれた側面（
壁面）には酸化膜５９は形成されない。
ｎ−層２の表面の酸化膜５は約８０００人に増加する。
（８）第３図（ｈ）に示すようにｎ−層２の表面にホト
リソグラフ技術によりソースとなる領域上部の酸化膜５
を除去して、拡散等によりｎ°領域１０（不純物密度〜
１０２１／ｃＩ１１３を０．５μ−程度の深さに形成す
る。この場合５Ｌ３Ｎ４がマスク性の高いＡｓを不純物
源として使用する。
リソグラフ技術によりソースとなる領域上部の酸化膜５
を除去して、拡散等によりｎ°領域１０（不純物密度〜
１０２１／ｃＩ１１３を０．５μ−程度の深さに形成す
る。この場合５Ｌ３Ｎ４がマスク性の高いＡｓを不純物
源として使用する。
（９）第３図（ｉ）に示すように無指向性プラズマエッ
チ、熱リン酸エッチ等によって切り込まれた側面（壁面
）のＳｉ、Ｎ４膜９をエッチすれば酸化膜５の開孔部が
１．０μ厘程度できることになりこの開孔部に拡散等に
よりｐ＋領域１１のゲートを側面（端面）より０．５μ
■の深さに形成する。
チ、熱リン酸エッチ等によって切り込まれた側面（壁面
）のＳｉ、Ｎ４膜９をエッチすれば酸化膜５の開孔部が
１．０μ厘程度できることになりこの開孔部に拡散等に
よりｐ＋領域１１のゲートを側面（端面）より０．５μ
■の深さに形成する。
このゲートの不純物密度は、ｎ＋領域１０の不純物密度
より低く１０２０〜１０′９／ｃｍ３程度におさえる。
より低く１０２０〜１０′９／ｃｍ３程度におさえる。
したがって、ｎ＋領域１０はマスクをする必要がなくｐ
”領域１１が形成されても影響は少ない。
”領域１１が形成されても影響は少ない。
（１０）第３図（ｊ）に示すようにＡＩ等の金属膜を蒸
着等によって約１．５μ■厚程度形成しホトリソグラフ
技術によってゲート電極１２とソース電極１３に形成す
る。通常蒸着は、指向性があるためにｎ−層２の表面と
切り込まれた底面にのみ蒸着され、側面（壁面）には散
乱した分のみが何者するので、ホトリソグラフ技術を必
要とせずに全面エッチ等の方法で簡単にゲート電極１２
、ソース電極１３を分離することもできる。なお下面に
も、金属膜を蒸着しドレイン電極１４とする。
着等によって約１．５μ■厚程度形成しホトリソグラフ
技術によってゲート電極１２とソース電極１３に形成す
る。通常蒸着は、指向性があるためにｎ−層２の表面と
切り込まれた底面にのみ蒸着され、側面（壁面）には散
乱した分のみが何者するので、ホトリソグラフ技術を必
要とせずに全面エッチ等の方法で簡単にゲート電極１２
、ソース電極１３を分離することもできる。なお下面に
も、金属膜を蒸着しドレイン電極１４とする。
［発明が解決しようする課題］
しかしながら、第３図に示した方法によれば、ゲート拡
散窓としての開孔部の基板表面に垂直方向の幅が１．０
μ−程度以上の比較的大きな場合には、第３図でのよう
にｐ”領域１１を側壁面に拡散等により形成することは
容易であるか、ゲート拡散窓としての開孔部の幅が１．
０μ−以下の微細寸法になると、ｐ＋領域１１が十分に
形成されないという不良、あるいは部分的にしか形成さ
れないという問題点が生じ、この結果、ゲートの効きか
悪く、変換フンダクタンスｇ、が低下し、またゲートに
高電圧を印加しないと動作しなくなるという欠点があっ
た。第４図は側壁面てのゲー拡散窓幅０，７μｍの場合
のＳＩＴのドレイン電流１ｄ−ドレイン電圧Ｖｄ特性で
あるが、ケート電圧を３Ｖ以上印加しないとゲートか効
かず、ＳＩＴとして有効に動作しないことかわかった。
散窓としての開孔部の基板表面に垂直方向の幅が１．０
μ−程度以上の比較的大きな場合には、第３図でのよう
にｐ”領域１１を側壁面に拡散等により形成することは
容易であるか、ゲート拡散窓としての開孔部の幅が１．
０μ−以下の微細寸法になると、ｐ＋領域１１が十分に
形成されないという不良、あるいは部分的にしか形成さ
れないという問題点が生じ、この結果、ゲートの効きか
悪く、変換フンダクタンスｇ、が低下し、またゲートに
高電圧を印加しないと動作しなくなるという欠点があっ
た。第４図は側壁面てのゲー拡散窓幅０，７μｍの場合
のＳＩＴのドレイン電流１ｄ−ドレイン電圧Ｖｄ特性で
あるが、ケート電圧を３Ｖ以上印加しないとゲートか効
かず、ＳＩＴとして有効に動作しないことかわかった。
したがって、第３図に示される製造方法によれば、電源
電圧１．５Ｖで動作する省電力（低消費電力）、高効率
の接合型ＳＩＴや、遮断周波数１０ＧＨｚ以上の高周波
用接合型ＳＩＴにおいて要求される１、０μｍ以下の微
細寸法の拡散窓開け、コンタクトホール開孔か極めて困
難である欠点があった。
電圧１．５Ｖで動作する省電力（低消費電力）、高効率
の接合型ＳＩＴや、遮断周波数１０ＧＨｚ以上の高周波
用接合型ＳＩＴにおいて要求される１、０μｍ以下の微
細寸法の拡散窓開け、コンタクトホール開孔か極めて困
難である欠点があった。
ゲート拡散窓幅が１．０μｍ以下になると窓開けか困難
になるのは、第３図（ｄ）における２回目のプラズマエ
ツチングの断面形状が第５図（ａ）に不すように底部と
側壁部の境界部が丸みを帯びているため、選択酸化した
時、第５図（ｂ）に示すように、いわゆる平面型のロコ
ス（ＬＯＣＯＳ ： Ｌ。
になるのは、第３図（ｄ）における２回目のプラズマエ
ツチングの断面形状が第５図（ａ）に不すように底部と
側壁部の境界部が丸みを帯びているため、選択酸化した
時、第５図（ｂ）に示すように、いわゆる平面型のロコ
ス（ＬＯＣＯＳ ： Ｌ。
ｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃ
ｏｎ）工程におけるバーズビーク部分が大きくなり、必
要以上に酸化膜５９が５ｉ３Ｎ４９の下部に入り込むた
め、開口部が小さくなる問題点に起因していることがわ
かった。
ｏｎ）工程におけるバーズビーク部分が大きくなり、必
要以上に酸化膜５９が５ｉ３Ｎ４９の下部に入り込むた
め、開口部が小さくなる問題点に起因していることがわ
かった。
さらに接合型ＳＩＴの高周波化にはゲート・ドレイン間
容量を低減することが重要で、このためには酸化膜５９
はなるべく厚い方が良い。酸化膜５９を厚くするために
は第３図（ｄ）におけるプラズマエツチングはなるべく
深く、出来れば基板まで達することが望ましい。しかし
ながら、垂直な側壁を形成するために指向性の高いプラ
ズマエツチングはエツチングガスの圧力が低いほど良い
が、圧力が低くなるとスパッタ作用が強くなり、酸化膜
とＳｔ とのエツチングの選択比が小さくなるため、指
向性が高い条件で深いＳ１エツチングをすると、酸化膜
５か無くなってしまう欠点かあった。
容量を低減することが重要で、このためには酸化膜５９
はなるべく厚い方が良い。酸化膜５９を厚くするために
は第３図（ｄ）におけるプラズマエツチングはなるべく
深く、出来れば基板まで達することが望ましい。しかし
ながら、垂直な側壁を形成するために指向性の高いプラ
ズマエツチングはエツチングガスの圧力が低いほど良い
が、圧力が低くなるとスパッタ作用が強くなり、酸化膜
とＳｔ とのエツチングの選択比が小さくなるため、指
向性が高い条件で深いＳ１エツチングをすると、酸化膜
５か無くなってしまう欠点かあった。
本発明の目的は、前述した従来の基板表面に垂直な方向
の加工技術の欠点に鑑みてなされたもので、Ｕ型溝等の
切り込み部分の側壁面に、１．０μ■以下の寸法を有す
る微小な拡散領域を確実に、歩留り良く形成する低消費
電力、高効率、高周波で動作する半導体装置の製造方法
を提供することにある。
の加工技術の欠点に鑑みてなされたもので、Ｕ型溝等の
切り込み部分の側壁面に、１．０μ■以下の寸法を有す
る微小な拡散領域を確実に、歩留り良く形成する低消費
電力、高効率、高周波で動作する半導体装置の製造方法
を提供することにある。
本発明の別の目的は、プラズマエツチングの指向性が比
較的悪くても、Ｕ型溝等の切り込み部分の側壁部に確実
に拡散窓やコンタクトホールを開孔する新規な方法を提
供することにある。
較的悪くても、Ｕ型溝等の切り込み部分の側壁部に確実
に拡散窓やコンタクトホールを開孔する新規な方法を提
供することにある。
さらに本発明の別の目的は、プラズマエツチングにおけ
る指向性と、選択比（Ｓｉ ：酸化膜）との互いにト
レードオフにある関係に制限されないで、深く、かつ垂
直側壁を有する良好なエツチング断面形状の半導体装置
の製造方法を提供することにある。さらに本発明の別の
目的は、ゲート電極の下の酸化膜を厚くすることにより
、高周波動作可能な半導体装置の製造方法を提供するこ
とにある。
る指向性と、選択比（Ｓｉ ：酸化膜）との互いにト
レードオフにある関係に制限されないで、深く、かつ垂
直側壁を有する良好なエツチング断面形状の半導体装置
の製造方法を提供することにある。さらに本発明の別の
目的は、ゲート電極の下の酸化膜を厚くすることにより
、高周波動作可能な半導体装置の製造方法を提供するこ
とにある。
［課題を解決するための手段および作用〕この目的の達
成を図るため、本発明による方法では、第１の切り込み
でＵ型溝を形成し、このＵ型溝を全面酸化し、その後Ｕ
型溝側壁の酸化膜を残し、底部の酸化膜のみを除去する
工程と、続いて第２の切り込みで拡散窓寸法相当の深さ
さらに切り込む工程と、第２の切り込みで形成された溝
部側壁に３００〜１０００人程度の薄い酸化膜を形成す
る工程と、第２の切り込みで形成された溝部に連続して
第３の切り込みを行う工程と、前記第１乃至第３の切り
込みで形成される溝部の側壁面に窒化膜のような非酸化
性被膜を形成し、溝部底面を選択酸化する工程と、前記
非酸化性マスクを除去することにより、側壁面の所定の
場所のみを露出させる工程とから少なく共成ることを特
徴としている。
成を図るため、本発明による方法では、第１の切り込み
でＵ型溝を形成し、このＵ型溝を全面酸化し、その後Ｕ
型溝側壁の酸化膜を残し、底部の酸化膜のみを除去する
工程と、続いて第２の切り込みで拡散窓寸法相当の深さ
さらに切り込む工程と、第２の切り込みで形成された溝
部側壁に３００〜１０００人程度の薄い酸化膜を形成す
る工程と、第２の切り込みで形成された溝部に連続して
第３の切り込みを行う工程と、前記第１乃至第３の切り
込みで形成される溝部の側壁面に窒化膜のような非酸化
性被膜を形成し、溝部底面を選択酸化する工程と、前記
非酸化性マスクを除去することにより、側壁面の所定の
場所のみを露出させる工程とから少なく共成ることを特
徴としている。
［実施例］
以下、本発明の第一実施例の切り込みケート型ＳＩＴの
製造方法について図面を参照しつつ説明する。
製造方法について図面を参照しつつ説明する。
（１）第１図（ａ）に示すようにドレインとなるｎ”Ｓ
ｉ基板（不純物密度１０１８／ａｍ３） １の上にエピ
タキシャル成長によりｎ−層（不純物密度１０１３〜１
０ ”／（１）３）２の動作層を厚さ５μ■程度成長し
、続いて熱酸化等により酸化膜５を約１μｌ形成する。
ｉ基板（不純物密度１０１８／ａｍ３） １の上にエピ
タキシャル成長によりｎ−層（不純物密度１０１３〜１
０ ”／（１）３）２の動作層を厚さ５μ■程度成長し
、続いて熱酸化等により酸化膜５を約１μｌ形成する。
次にホトリソグラフ技術により０ＭＲ８３等のレジスト
膜８を切り込み領域以外の部分に選択的に形成する。
膜８を切り込み領域以外の部分に選択的に形成する。
（２）第１図（ｂ）に示すようにレジスト８をマスクと
して酸化膜５を除去してｎ−層２を約０．γμ腸の深さ
まで切り込む（第１の切り込み工程）。
して酸化膜５を除去してｎ−層２を約０．γμ腸の深さ
まで切り込む（第１の切り込み工程）。
この場合、切り込まれる部分の側面かｎ−層２の表面に
対してほぼ垂直になることが望ましく、さらに底面が平
らに近いのが望まれるか、その方法としては側面が垂直
になるアルカルエツチングや底面も平らになるプラズマ
エッチ、スパッタエッチ等があげられる。例えばプラズ
マエッチで行なうにはｎ＋基板１の結晶面を（１１１）
面に選びマスクの方向を＜１１０＞方向に合わせて、ま
ず酸化膜５をＣ３Ｆ８のガス０．１Ｔｏｒｒでプラズマ
エッチし続いてガスをＰＣＩＩ、ガス０．０５〜０．１
Ｔｏｒｒに変えてｎ−層２をプラズマエッチすればｎ−
層２の表面に対して垂直な側面（壁面）と平らな底面を
有する形に切り込むことができる。続いて０２ガスプラ
ズマによりレジスト８を除去する。
対してほぼ垂直になることが望ましく、さらに底面が平
らに近いのが望まれるか、その方法としては側面が垂直
になるアルカルエツチングや底面も平らになるプラズマ
エッチ、スパッタエッチ等があげられる。例えばプラズ
マエッチで行なうにはｎ＋基板１の結晶面を（１１１）
面に選びマスクの方向を＜１１０＞方向に合わせて、ま
ず酸化膜５をＣ３Ｆ８のガス０．１Ｔｏｒｒでプラズマ
エッチし続いてガスをＰＣＩＩ、ガス０．０５〜０．１
Ｔｏｒｒに変えてｎ−層２をプラズマエッチすればｎ−
層２の表面に対して垂直な側面（壁面）と平らな底面を
有する形に切り込むことができる。続いて０２ガスプラ
ズマによりレジスト８を除去する。
（３）第１図（ｃ）に示すように熱酸化等によって切り
込まれた部分に酸化Ｍ５を５０００λ程度形成する。こ
の時１で形成されたｎ−層２の表面の酸化膜５は１．１
μｍ程度に増加する。
込まれた部分に酸化Ｍ５を５０００λ程度形成する。こ
の時１で形成されたｎ−層２の表面の酸化膜５は１．１
μｍ程度に増加する。
（４）第１図（ｄ）に示すように指向性プラズマエッチ
、スパッタエッチ等により切り込まれた底面の酸化膜５
をエッチする。この場合指向性により側面（壁面）の酸
化膜５は残り、ｎ−層２の表面の酸化膜５は６０００人
程度に減少する。
、スパッタエッチ等により切り込まれた底面の酸化膜５
をエッチする。この場合指向性により側面（壁面）の酸
化膜５は残り、ｎ−層２の表面の酸化膜５は６０００人
程度に減少する。
続いて切り込まれた底面のｎ−層２をさらに０．５μ印
程度プラズマエッチする（第２の切り込み）。この第２
の切り込みにおいては、エツチングの指向性に対する要
求は緩和されているので、第１図（ｄ）に示すように比
較的等方的なエツチングで良い。したがって、ＰＣｌ３
ガスの圧力は０．１〜０．２ Ｔｏｒｒ の高圧側の
値で良く、この時の選択比（Ｓｌ／Ｓｉ ０２ ）は極
めて高いので、第２の切り込みにおいては酸化膜５はほ
とんど薄くならない。
程度プラズマエッチする（第２の切り込み）。この第２
の切り込みにおいては、エツチングの指向性に対する要
求は緩和されているので、第１図（ｄ）に示すように比
較的等方的なエツチングで良い。したがって、ＰＣｌ３
ガスの圧力は０．１〜０．２ Ｔｏｒｒ の高圧側の
値で良く、この時の選択比（Ｓｌ／Ｓｉ ０２ ）は極
めて高いので、第２の切り込みにおいては酸化膜５はほ
とんど薄くならない。
（５）第１図（ｅ）に示すように熱酸化等により全面に
３００〜１０００人の薄い酸化膜５２を形成し、指向性
プラズマエッチにより切り込み部側壁面のみにこの薄い
酸化膜５２を残す。
３００〜１０００人の薄い酸化膜５２を形成し、指向性
プラズマエッチにより切り込み部側壁面のみにこの薄い
酸化膜５２を残す。
（６）第１図（ｆ）に示すように第３の切り込みにより
さらに０．５μ腹切り込み深さを追加する。
さらに０．５μ腹切り込み深さを追加する。
ＳＩＴの高周波化のためには、第３の切り込みを基板に
達するまで約５μ■行うことが望ましい。
達するまで約５μ■行うことが望ましい。
この場合第１図ｈ （ｆ）に示すように、多少エツチン
グの指向性が悪く、等方的エツチングでも良いので、こ
の分、酸化膜に対する選択比が高くなり、深いエツチン
グが可能となる。２０ｇ３のプラズマエツチングでは指
向性を犠牲にして高圧側でエツチングすれば選択比３０
〜５０は容易に実現できる。側壁のＬＯＧＯ３における
バーズビークを考えるならば、第３の切り込みのプラズ
マエツチングを２段階にして最初高圧の０．１〜０．２
Ｔｏｒｒでエツチングし、はぼ目的の深さに達したら０
．０３〜０．０５Ｔｏｒｒ のエツチングに切り換え
れば切り込み部の底面と側壁面とは垂直に近い断面形状
となる。前述したように第３の切り込みが０．５μ履程
度以下の場合は最初からガス圧０．０３〜０，０５Ｔｏ
ｒｒ でエツチングしても良い。
グの指向性が悪く、等方的エツチングでも良いので、こ
の分、酸化膜に対する選択比が高くなり、深いエツチン
グが可能となる。２０ｇ３のプラズマエツチングでは指
向性を犠牲にして高圧側でエツチングすれば選択比３０
〜５０は容易に実現できる。側壁のＬＯＧＯ３における
バーズビークを考えるならば、第３の切り込みのプラズ
マエツチングを２段階にして最初高圧の０．１〜０．２
Ｔｏｒｒでエツチングし、はぼ目的の深さに達したら０
．０３〜０．０５Ｔｏｒｒ のエツチングに切り換え
れば切り込み部の底面と側壁面とは垂直に近い断面形状
となる。前述したように第３の切り込みが０．５μ履程
度以下の場合は最初からガス圧０．０３〜０，０５Ｔｏ
ｒｒ でエツチングしても良い。
（７）第１図（ｇ）に示すようにＣＶＤ等により５ｉｓ
Ｎ４膜９を１０００〜１３００人程度形成する。
Ｎ４膜９を１０００〜１３００人程度形成する。
（８）第１図（ｈ）に示すように、指向性プラズマエッ
チ、スパッタエッチ等により、側壁面のみの５１３Ｎ４
膜９を残し、他はエツチング除去する。次いで、このＳ
ｉ３Ｎ４膜９をマスクとして切り込み部底面に３０００
〜４０００人の熱酸化膜５９を選択酸化法にて形成する
。第１図（ｆ）で５μ−程度法（切り込み部を形成した
時は、熱酸化の前に、ＳｉＯ２もしくはＳ１０の指向性
電子ビーム蒸着等により酸化物を前もって４〜４．５μ
ｍ堆積しておく。通常蒸着法により四部に酸化物を堆積
すると酸化物は凹部に台形に堆積され、凹部側壁と台形
の酸化物との間にはすきまが生じるのでこれを熱酸化で
埋めれば良い。
チ、スパッタエッチ等により、側壁面のみの５１３Ｎ４
膜９を残し、他はエツチング除去する。次いで、このＳ
ｉ３Ｎ４膜９をマスクとして切り込み部底面に３０００
〜４０００人の熱酸化膜５９を選択酸化法にて形成する
。第１図（ｆ）で５μ−程度法（切り込み部を形成した
時は、熱酸化の前に、ＳｉＯ２もしくはＳ１０の指向性
電子ビーム蒸着等により酸化物を前もって４〜４．５μ
ｍ堆積しておく。通常蒸着法により四部に酸化物を堆積
すると酸化物は凹部に台形に堆積され、凹部側壁と台形
の酸化物との間にはすきまが生じるのでこれを熱酸化で
埋めれば良い。
（９）第１図（ｉ）に示すように、ｎ−層２の凸部の中
央部付近の表面に、ホトリソグラフ技術により、ソース
となるｎ″領域１０を０．３〜０．５μｍ程度の深さに
形成する。７５Ａ ｓ ’イオン注入を用いれば不純物
密度１０２Ｉｃｒｎ−３程度のソース領域は容易に形成
される。イオン注入後、熱酸化等により、ソース拡散窓
部上部にも３０００〜３５００人の酸化膜を形成する。
央部付近の表面に、ホトリソグラフ技術により、ソース
となるｎ″領域１０を０．３〜０．５μｍ程度の深さに
形成する。７５Ａ ｓ ’イオン注入を用いれば不純物
密度１０２Ｉｃｒｎ−３程度のソース領域は容易に形成
される。イオン注入後、熱酸化等により、ソース拡散窓
部上部にも３０００〜３５００人の酸化膜を形成する。
この結果切り込み部底面の酸化膜５９は５０００〜６０
００人の厚さになる。
００人の厚さになる。
（１０）第１図（ｊ）に示すように無指向性プラズマエ
ッチ、熱リン酸エッチ等により、側壁部のＳｌ、Ｎ４膜
９を除去すれば、ゲート拡散窓か０．４〜０．５μｍの
幅で開孔される。この開孔部に不純物密度５ ｘ ｌ
Ｑ ｌ ８〜１０２０ｃｒｎ−３程度、側壁面よりの深
さ０．５μ−程度にボロンを拡散する。拡散後、開孔部
表面にＢＳＧが形成される場合にはエツチング除去し、
ゲートコンタクトホールを開孔する。次にホトリソグラ
フにより、ソース拡散領域１０の上部の酸化膜を除去し
、ソースコンタクトホールを開孔、通常のメタライゼー
ション技術により、ゲート電極１２、ソース電極１３、
トレイン電極１４を形成する。
ッチ、熱リン酸エッチ等により、側壁部のＳｌ、Ｎ４膜
９を除去すれば、ゲート拡散窓か０．４〜０．５μｍの
幅で開孔される。この開孔部に不純物密度５ ｘ ｌ
Ｑ ｌ ８〜１０２０ｃｒｎ−３程度、側壁面よりの深
さ０．５μ−程度にボロンを拡散する。拡散後、開孔部
表面にＢＳＧが形成される場合にはエツチング除去し、
ゲートコンタクトホールを開孔する。次にホトリソグラ
フにより、ソース拡散領域１０の上部の酸化膜を除去し
、ソースコンタクトホールを開孔、通常のメタライゼー
ション技術により、ゲート電極１２、ソース電極１３、
トレイン電極１４を形成する。
［発明の効果］
本発明によれば、半導体基板の切り込まれた部分の側壁
面の任意の位置に、任意の導電型の領域を選択的に設け
ることが出来る。又、本発明によれば、側壁部の選択酸
化において、マスクとしてのＳｉ、Ｎ４膜の下への酸化
膜の喰い込みであるいわゆるバーズビークが極めて小さ
くなるので、微小寸法の拡散窓開けか、制御性良く、か
つ再現性良く実現出来る。さらに本発明によれば、合計
３回の切り込み工程でＵ型溝を形成しているので、それ
ぞれの切り込み工程におけるプラズマエツチングの指向
性が悪くても、結果としては垂直に近い側壁が得られる
。すなわち、プラズマエツチングの指向性と選択比（Ｓ
ｔ対５ｔ０２）とはトレドオフ関係にあることが知られ
ているが、指向性を犠牲にして選択比を高くすることが
可能で、この分深いエツチングが可能になる。さらに本
発明によればプラズマエツチング装置に対する性能上の
要求が緩和されるので、装置は簡単なもので良く、結果
として安価にかつ歩留りよく半導体装置が製造される。
面の任意の位置に、任意の導電型の領域を選択的に設け
ることが出来る。又、本発明によれば、側壁部の選択酸
化において、マスクとしてのＳｉ、Ｎ４膜の下への酸化
膜の喰い込みであるいわゆるバーズビークが極めて小さ
くなるので、微小寸法の拡散窓開けか、制御性良く、か
つ再現性良く実現出来る。さらに本発明によれば、合計
３回の切り込み工程でＵ型溝を形成しているので、それ
ぞれの切り込み工程におけるプラズマエツチングの指向
性が悪くても、結果としては垂直に近い側壁が得られる
。すなわち、プラズマエツチングの指向性と選択比（Ｓ
ｔ対５ｔ０２）とはトレドオフ関係にあることが知られ
ているが、指向性を犠牲にして選択比を高くすることが
可能で、この分深いエツチングが可能になる。さらに本
発明によればプラズマエツチング装置に対する性能上の
要求が緩和されるので、装置は簡単なもので良く、結果
として安価にかつ歩留りよく半導体装置が製造される。
第１図は本発明の一実施例に係る切り込みケート型ＳＩ
Ｔの製造方法を説明するための断面図、第２図は従来の
切り込みゲート型ＳＩＴを示す断面図、第３図は従来の
ＮチャンネルＳＩＴの製造方法を説明するための断面図
、第４図は従来のＳＩＴのドレイン電流Ｉｄ−Ｖｄ特性
の一例を示す特性図、第５図は第３図の一部を拡大して
示す断面図である。 １・・・ｎ′″Ｓｉ基板、２・・・ｎ−層、５・・・酸
化膜、５９・・・熱酸化膜、８・・・レジスト膜、９・
・・Ｓｉ。 Ｎ４膜、１０・・・ｎ＋領領域５２・・・酸化膜。 出願人代理人 弁理士 鈴江武彦 （ｅ） （ｆ） 第１図−（２） （ｈ） 第 図−（３） （ａ） （ｆ） 第 図 第２ 図 第 図
Ｔの製造方法を説明するための断面図、第２図は従来の
切り込みゲート型ＳＩＴを示す断面図、第３図は従来の
ＮチャンネルＳＩＴの製造方法を説明するための断面図
、第４図は従来のＳＩＴのドレイン電流Ｉｄ−Ｖｄ特性
の一例を示す特性図、第５図は第３図の一部を拡大して
示す断面図である。 １・・・ｎ′″Ｓｉ基板、２・・・ｎ−層、５・・・酸
化膜、５９・・・熱酸化膜、８・・・レジスト膜、９・
・・Ｓｉ。 Ｎ４膜、１０・・・ｎ＋領領域５２・・・酸化膜。 出願人代理人 弁理士 鈴江武彦 （ｅ） （ｆ） 第１図−（２） （ｈ） 第 図−（３） （ａ） （ｆ） 第 図 第２ 図 第 図
Claims (2)
- （１）第１の切り込みによって半導体基板に第１の溝を
掘り、この第１の溝の側壁部に酸化膜を形成する第１の
工程と、 第２の切り込みによって前記第１の溝の底部に連続して
、さらに第２の溝を掘り、この第２の溝の側壁部に酸化
膜を形成する第２の工程と、第３の切り込みによって、
前記第２の溝の底部に連続して、さらに第３の溝を掘る
第３の工程と、前記第１乃至第３の溝の側壁部に選択的
に非酸化性被膜を形成し、この非酸化性被膜をマスクと
して、前記第３の溝部底部に酸化膜を形成する第４の工
程と から少なく共成ることを特徴とする半導体装置の製造方
法。 - （２）前記第３の工程におけるプラズマエッチングを２
段階にて行ない、最初高圧でエッチングし、次に低圧で
指向性良くエッチングすることを特徴とする請求項１記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2138238A JPH0821720B2 (ja) | 1990-05-30 | 1990-05-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2138238A JPH0821720B2 (ja) | 1990-05-30 | 1990-05-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0433377A true JPH0433377A (ja) | 1992-02-04 |
| JPH0821720B2 JPH0821720B2 (ja) | 1996-03-04 |
Family
ID=15217305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2138238A Expired - Fee Related JPH0821720B2 (ja) | 1990-05-30 | 1990-05-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821720B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6921932B1 (en) * | 2002-05-20 | 2005-07-26 | Lovoltech, Inc. | JFET and MESFET structures for low voltage, high current and high frequency applications |
| US7262461B1 (en) | 2002-05-20 | 2007-08-28 | Qspeed Semiconductor Inc. | JFET and MESFET structures for low voltage, high current and high frequency applications |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5343483A (en) * | 1976-10-01 | 1978-04-19 | Handotai Kenkyu Shinkokai | Semiconductor device |
| JPS60154622A (ja) * | 1984-01-25 | 1985-08-14 | Hitachi Ltd | 溝およびそのエッチング方法 |
| JPS60173871A (ja) * | 1984-02-20 | 1985-09-07 | Nec Corp | Ｍｉｓ型半導体記憶装置およびその製造方法 |
-
1990
- 1990-05-30 JP JP2138238A patent/JPH0821720B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5343483A (en) * | 1976-10-01 | 1978-04-19 | Handotai Kenkyu Shinkokai | Semiconductor device |
| JPS60154622A (ja) * | 1984-01-25 | 1985-08-14 | Hitachi Ltd | 溝およびそのエッチング方法 |
| JPS60173871A (ja) * | 1984-02-20 | 1985-09-07 | Nec Corp | Ｍｉｓ型半導体記憶装置およびその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6921932B1 (en) * | 2002-05-20 | 2005-07-26 | Lovoltech, Inc. | JFET and MESFET structures for low voltage, high current and high frequency applications |
| US7045397B1 (en) * | 2002-05-20 | 2006-05-16 | Lovoltech, Inc. | JFET and MESFET structures for low voltage high current and high frequency applications |
| US7262461B1 (en) | 2002-05-20 | 2007-08-28 | Qspeed Semiconductor Inc. | JFET and MESFET structures for low voltage, high current and high frequency applications |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0821720B2 (ja) | 1996-03-04 |
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Legal Events
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