JPH04335564A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH04335564A JPH04335564A JP3135642A JP13564291A JPH04335564A JP H04335564 A JPH04335564 A JP H04335564A JP 3135642 A JP3135642 A JP 3135642A JP 13564291 A JP13564291 A JP 13564291A JP H04335564 A JPH04335564 A JP H04335564A
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Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
の製造方法に関し、特にｎｐｎトランジスタとｐｎｐト
ランジスタを同一半導体基板に含む相補型高速バイポー
ラ半導体集積回路装置の製造方法に関わる。
の製造方法に関し、特にｎｐｎトランジスタとｐｎｐト
ランジスタを同一半導体基板に含む相補型高速バイポー
ラ半導体集積回路装置の製造方法に関わる。
【０００２】
【従来の技術】従来の相補型バイポーラ集積回路装置に
おいては、ｎｐｎトランジスタは縦方向構造であり、ｐ
ｎｐトランジスタは横方向構造を持つ。
おいては、ｎｐｎトランジスタは縦方向構造であり、ｐ
ｎｐトランジスタは横方向構造を持つ。
【０００３】図６において、ｐ型半導体基板１上のｎ型
埋め込み層２およびｎ型拡散層６は、横方向ｐｎｐトラ
ンジスタのベース引出し層を構成する。ｎ型埋め込み層
２上のｎ型エピタキシャル層３は、横方向ｐｎｐトラン
ジスタのベース層になる。また、ｐ型拡散層８および９
は、それぞれエミッタおよびコレクタになる。
埋め込み層２およびｎ型拡散層６は、横方向ｐｎｐトラ
ンジスタのベース引出し層を構成する。ｎ型埋め込み層
２上のｎ型エピタキシャル層３は、横方向ｐｎｐトラン
ジスタのベース層になる。また、ｐ型拡散層８および９
は、それぞれエミッタおよびコレクタになる。
【０００４】一方、図６の右側の、ｎ型層１１は縦方向
ｎｐｎトランジスタのエミッタ、ｐ型層１０は縦方向ｎ
ｐｎトランジスタのベース、ｎ型埋め込み層４上のｎ型
エピタキシャル層５は、縦方向ｎｐｎトランジスタのコ
レクタとなる。図６において、１３はシリコン酸化膜、
１４は電極、１２は素子分離領域を示す。
ｎｐｎトランジスタのエミッタ、ｐ型層１０は縦方向ｎ
ｐｎトランジスタのベース、ｎ型埋め込み層４上のｎ型
エピタキシャル層５は、縦方向ｎｐｎトランジスタのコ
レクタとなる。図６において、１３はシリコン酸化膜、
１４は電極、１２は素子分離領域を示す。
【０００５】図６の相補型バイポーラ集積回路において
は、以下の欠点を有する。■ｐｎｐトランジスタのベー
ス幅がリソグラフィの精度できまるため、ベース幅を極
端に狭くすることができない。したがって、電流増幅率
が低く、高周波特性も低下している。
は、以下の欠点を有する。■ｐｎｐトランジスタのベー
ス幅がリソグラフィの精度できまるため、ベース幅を極
端に狭くすることができない。したがって、電流増幅率
が低く、高周波特性も低下している。
【０００６】■ｐｎｐトランジスタのエミッタであるｐ
型拡散層８の底面からベース引出し層に流れるベース電
流成分が大であるために電流増幅率が低下する。
型拡散層８の底面からベース引出し層に流れるベース電
流成分が大であるために電流増幅率が低下する。
【０００７】したがって、横方向ｐｎｐトランジスタは
、同一基板上に形成された縦方向ｎｐｎトランジスタに
比べて、特性が劣るため、高速アナログ集積回路におい
て十分使うことができない。
、同一基板上に形成された縦方向ｎｐｎトランジスタに
比べて、特性が劣るため、高速アナログ集積回路におい
て十分使うことができない。
【０００８】そのため、図７に示すようなｐｎｐトラン
ジスタも縦方向構造を有する相補型バイポーラ集積回路
装置が考えられている。
ジスタも縦方向構造を有する相補型バイポーラ集積回路
装置が考えられている。
【０００９】図７において、ｐ型半導体基板２１にｎ型
埋め込み層２２が形成される。このｎ型埋め込み層２２
上のｐ型埋め込み層２３およびｐ型拡散層２７は、縦方
向ｐｎｐトランジスタのコレクタを示す。ｐ型埋め込み
層２３上のｎ型エピタキシャル層２５は、縦方向ｐｎｐ
トランジスタのベース層になる。また、ｐ型拡散層２９
は、縦方向ｐｎｐトランジスタのエミッタ、ｎ型拡散層
３０はベースのコンタクト領域になる。
埋め込み層２２が形成される。このｎ型埋め込み層２２
上のｐ型埋め込み層２３およびｐ型拡散層２７は、縦方
向ｐｎｐトランジスタのコレクタを示す。ｐ型埋め込み
層２３上のｎ型エピタキシャル層２５は、縦方向ｐｎｐ
トランジスタのベース層になる。また、ｐ型拡散層２９
は、縦方向ｐｎｐトランジスタのエミッタ、ｎ型拡散層
３０はベースのコンタクト領域になる。
【００１０】一方、図７のｎ型層３２は、縦方向ｎｐｎ
トランジスタのエミッタ、ｐ型層３１は縦方向ｎｐｎト
ランジスタのベース、ｎ型拡散層２４上のｎ型エピタキ
シャル層２６は、縦方向ｎｐｎトランジスタのコレクタ
となる。図７において、３４はシリコン酸化膜、３５は
電極、３３は素子分離領域を示す。
トランジスタのエミッタ、ｐ型層３１は縦方向ｎｐｎト
ランジスタのベース、ｎ型拡散層２４上のｎ型エピタキ
シャル層２６は、縦方向ｎｐｎトランジスタのコレクタ
となる。図７において、３４はシリコン酸化膜、３５は
電極、３３は素子分離領域を示す。
【００１１】
【発明が解決しようとする課題】しかしながら、図７の
相補型バイポーラ集積回路装置においては、ｐｎｐトラ
ンジスタが縦方向構造になるため、横方向構造のｐｎｐ
トランジスタに比べ電気的特性は改善されるが、ｎ型埋
め込み層２２上にｐ型埋め込み層２３を形成するために
、ｎ型エピタキシャル層２６が従来よりも厚くなり、同
一基板上に形成される縦方向構造ｎｐｎトランジスタの
高速性を低下させてしまう。
相補型バイポーラ集積回路装置においては、ｐｎｐトラ
ンジスタが縦方向構造になるため、横方向構造のｐｎｐ
トランジスタに比べ電気的特性は改善されるが、ｎ型埋
め込み層２２上にｐ型埋め込み層２３を形成するために
、ｎ型エピタキシャル層２６が従来よりも厚くなり、同
一基板上に形成される縦方向構造ｎｐｎトランジスタの
高速性を低下させてしまう。
【００１２】この発明の目的は、高速ｎｐｎトランジス
タと高速ｐｎｐトランジスタを同一半導体基板に含む相
補型高速バイポーラ半導体集積回路装置の製造方法を提
供することにある。
タと高速ｐｎｐトランジスタを同一半導体基板に含む相
補型高速バイポーラ半導体集積回路装置の製造方法を提
供することにある。
【００１３】
【課題を解決するための手段】この発明による半導体集
積回路装置の製造方法は、後述の実施例の参照符号を用
いて説明すると、一方導電型の半導体基板５１の表面か
ら他方導電型の第１領域５１，５２を形成し、しかる後
、前記半導体基板５１上に他方導電型の半導体層５４を
形成する工程と、前記半導体層５４の一部に一方導電型
の第２領域５５を形成し、しかる後、誘電体分離層５６
を形成することによって、前記第２領域５５と分離した
前記半導体層よりなる他方導電型の第３領域５７を形成
する工程と、前記第２領域５５及び第３領域５７に他方
導電型の第４領域５９及び第５領域６０を同時に形成し
、しかる後、前記第２領域５５に一方導電型の第６領域
６１を形成する工程と、前記第２領域５５に溝６２を形
成し、この溝６２の側面に他方導電型の第７領域６３を
形成し、しかる後、前記溝６２の底面に絶縁膜６５を形
成し、さらに前記第３領域５７に開口部５７Ａを形成す
る工程と、一方導電型の多結晶半導体膜および絶縁膜よ
りなる二層膜を、前記溝６２及び前記開口部５７Ａの一
部の領域に形成し、熱処理を行うことにより、前記第７
領域６３内に一方導電型の第８領域７０を、前記第３領
域５７の前記多結晶半導体膜直下に第９領域７１を同時
に形成する工程と、前記第３領域５７の前記多結晶半導
体膜の開口部に一方導電型の第１０領域７２を形成し、
前記多結晶半導体膜の開口部側面に絶縁膜７３を形成し
、その開口部に他方導電型の多結晶半導体膜を形成し、
熱処理により他方導電型の第１１領域７５を前記第１０
領域７２内に形成する工程とを備える。
積回路装置の製造方法は、後述の実施例の参照符号を用
いて説明すると、一方導電型の半導体基板５１の表面か
ら他方導電型の第１領域５１，５２を形成し、しかる後
、前記半導体基板５１上に他方導電型の半導体層５４を
形成する工程と、前記半導体層５４の一部に一方導電型
の第２領域５５を形成し、しかる後、誘電体分離層５６
を形成することによって、前記第２領域５５と分離した
前記半導体層よりなる他方導電型の第３領域５７を形成
する工程と、前記第２領域５５及び第３領域５７に他方
導電型の第４領域５９及び第５領域６０を同時に形成し
、しかる後、前記第２領域５５に一方導電型の第６領域
６１を形成する工程と、前記第２領域５５に溝６２を形
成し、この溝６２の側面に他方導電型の第７領域６３を
形成し、しかる後、前記溝６２の底面に絶縁膜６５を形
成し、さらに前記第３領域５７に開口部５７Ａを形成す
る工程と、一方導電型の多結晶半導体膜および絶縁膜よ
りなる二層膜を、前記溝６２及び前記開口部５７Ａの一
部の領域に形成し、熱処理を行うことにより、前記第７
領域６３内に一方導電型の第８領域７０を、前記第３領
域５７の前記多結晶半導体膜直下に第９領域７１を同時
に形成する工程と、前記第３領域５７の前記多結晶半導
体膜の開口部に一方導電型の第１０領域７２を形成し、
前記多結晶半導体膜の開口部側面に絶縁膜７３を形成し
、その開口部に他方導電型の多結晶半導体膜を形成し、
熱処理により他方導電型の第１１領域７５を前記第１０
領域７２内に形成する工程とを備える。
【００１４】
【作用】上記の構成において、第８領域、第７領域、第
２領域で横型バイポーラトランジスタが形成される。ま
た、第１１領域、第１０領域、第３領域で縦型バイポー
ラトランジスタが形成される。
２領域で横型バイポーラトランジスタが形成される。ま
た、第１１領域、第１０領域、第３領域で縦型バイポー
ラトランジスタが形成される。
【００１５】
【実施例】以下、この発明による半導体集積回路装置の
製造方法の一実施例を図を用いて詳細に説明する。
製造方法の一実施例を図を用いて詳細に説明する。
【００１６】ｐ型シリコン基板５１に選択的にｎ＋型埋
め込み層５２、５３を形成し、その上にｎ型エピタキシ
ャル層５４を成長する（図１Ａ）。
め込み層５２、５３を形成し、その上にｎ型エピタキシ
ャル層５４を成長する（図１Ａ）。
【００１７】次に、ｎ＋型埋め込み層５２上のｎ型エピ
タキシャル層５４内にｐ型拡散層５５を形成する（図１
Ｂ）。
タキシャル層５４内にｐ型拡散層５５を形成する（図１
Ｂ）。
【００１８】次に、リセストＬＯＣＯＳにより、誘電体
分離層からなる素子分離領域５６を形成することにより
、ｐｎｐトランジスタが形成されるべき前記ｐ型拡散層
５５と、ｎｐｎトランジスタが形成されるべきｎ型領域
５７とが分離される。ここで、ｐ型拡散層５５は、ｐ型
シリコン基板５１と全く接触していない。続いて、全表
面を熱酸化膜５８で覆う。なお、素子分離は他の方法で
あってもよい（図２Ａ）。
分離層からなる素子分離領域５６を形成することにより
、ｐｎｐトランジスタが形成されるべき前記ｐ型拡散層
５５と、ｎｐｎトランジスタが形成されるべきｎ型領域
５７とが分離される。ここで、ｐ型拡散層５５は、ｐ型
シリコン基板５１と全く接触していない。続いて、全表
面を熱酸化膜５８で覆う。なお、素子分離は他の方法で
あってもよい（図２Ａ）。
【００１９】次に、ｐｎｐトランジスタのベース引出し
層５９およびｎｐｎトランジスタのコレクタ引出し層６
０を同時に形成し、さらに前記ｐ型拡散層５５にｐｎｐ
トランジスタのコレクタ引出し層６１を形成する（図２
Ｂ）。
層５９およびｎｐｎトランジスタのコレクタ引出し層６
０を同時に形成し、さらに前記ｐ型拡散層５５にｐｎｐ
トランジスタのコレクタ引出し層６１を形成する（図２
Ｂ）。
【００２０】次に、ドライエッチング技術により前記ｐ
ｎｐトランジスタのコレクタ引出し層６１の間の中央部
に、溝６２を形成する。この場合、溝６２は、リアクテ
ィブイオンエッチング技術により底面がｎ＋型埋め込み
層５２に接するように形成する。次に、イオン注入法に
より溝６２の側壁にｎ型不純物原子を注入し、熱処理を
行うことによってｐｎｐトランジスタのベース層６３を
形成する。このとき、ベース層６３はｎ型埋め込み層５
２に接している（図３Ａ）。
ｎｐトランジスタのコレクタ引出し層６１の間の中央部
に、溝６２を形成する。この場合、溝６２は、リアクテ
ィブイオンエッチング技術により底面がｎ＋型埋め込み
層５２に接するように形成する。次に、イオン注入法に
より溝６２の側壁にｎ型不純物原子を注入し、熱処理を
行うことによってｐｎｐトランジスタのベース層６３を
形成する。このとき、ベース層６３はｎ型埋め込み層５
２に接している（図３Ａ）。
【００２１】次に、シリコン窒化膜を全面に成長させた
後、異方性エッチングにより溝６２の側壁にのみシリコ
ン窒化膜６４を残す。そして、シリコン窒化膜６４を選
択酸化膜のマスクとして利用し、溝６２の底面にシリコ
ン酸化膜６５を形成する。さらに、前記ｎ型領域５７上
の一部シリコン酸化膜を除去して、このｎ型領域５７の
一部を露出させる開口部５７Ａを形成する（図３Ｂ）。
後、異方性エッチングにより溝６２の側壁にのみシリコ
ン窒化膜６４を残す。そして、シリコン窒化膜６４を選
択酸化膜のマスクとして利用し、溝６２の底面にシリコ
ン酸化膜６５を形成する。さらに、前記ｎ型領域５７上
の一部シリコン酸化膜を除去して、このｎ型領域５７の
一部を露出させる開口部５７Ａを形成する（図３Ｂ）。
【００２２】次に、シリコン窒化膜６４を除去した後、
前記溝６２を、ｐ型不純物原子を高濃度に含むポリシリ
コン膜で埋め込む。続いて、前記ポリシリコン膜の表面
にシリコン酸化膜を形成する。その後、ｐｎｐトランジ
スタのエミッタの引出し電極配線となる領域およびｎｐ
ｎトランジスタ外部ベースおよびその引出し電極配線に
なる領域以外のポリシリコン膜を除去し、ｐｎｐトラン
ジスタのエミッタ引出し電極６６およびｎｐｎトランジ
スタのベース引出し電極６７をパターニングする。電極
６６及び６７上にはシリコン酸化膜６８及び６９が形成
されている（図４Ａ）。
前記溝６２を、ｐ型不純物原子を高濃度に含むポリシリ
コン膜で埋め込む。続いて、前記ポリシリコン膜の表面
にシリコン酸化膜を形成する。その後、ｐｎｐトランジ
スタのエミッタの引出し電極配線となる領域およびｎｐ
ｎトランジスタ外部ベースおよびその引出し電極配線に
なる領域以外のポリシリコン膜を除去し、ｐｎｐトラン
ジスタのエミッタ引出し電極６６およびｎｐｎトランジ
スタのベース引出し電極６７をパターニングする。電極
６６及び６７上にはシリコン酸化膜６８及び６９が形成
されている（図４Ａ）。
【００２３】そして、熱処理を行うことにより、ｐｎｐ
トランジスタのエミッタ引出し電極６６からｐ型不純物
原子を拡散させ、ｐｎｐトランジスタのエミッタ領域７
０を形成し、また、ｎｐｎトランジスタのベース引出し
電極６７からｐ型不純物原子を拡散させｎｐｎトランジ
スタの外部ベース領域７１を形成する。次に、イオン注
入によりボロンをｎ型領域５７に注入し、熱処理を行う
ことにより内部ベース領域７２を形成する。続いて、Ｃ
ＶＤ技術によりシリコン酸化膜を堆積させ、ＲＩＥの異
方性の強いエッチング特性を利用してエッチングを行い
、ｎｐｎトランジスタの外部ベース電極６７の側壁のシ
リコン酸化膜７３を残し、他は除去する（図４Ｂ）。
トランジスタのエミッタ引出し電極６６からｐ型不純物
原子を拡散させ、ｐｎｐトランジスタのエミッタ領域７
０を形成し、また、ｎｐｎトランジスタのベース引出し
電極６７からｐ型不純物原子を拡散させｎｐｎトランジ
スタの外部ベース領域７１を形成する。次に、イオン注
入によりボロンをｎ型領域５７に注入し、熱処理を行う
ことにより内部ベース領域７２を形成する。続いて、Ｃ
ＶＤ技術によりシリコン酸化膜を堆積させ、ＲＩＥの異
方性の強いエッチング特性を利用してエッチングを行い
、ｎｐｎトランジスタの外部ベース電極６７の側壁のシ
リコン酸化膜７３を残し、他は除去する（図４Ｂ）。
【００２４】次に、ｎ型不純物砒素が添加された厚さ４
００ｎｍのポリシリコン膜を形成し、パターニングを行
うことにより、ｎｐｎトランジスタのエミッタ電極７４
を形成する。次に、熱処理を行うことにより、ｎｐｎト
ランジスタのエミッタ電極７４から砒素が拡散し、ｎｐ
ｎトランジスタのエミッタ領域７５ができる（図５）。
００ｎｍのポリシリコン膜を形成し、パターニングを行
うことにより、ｎｐｎトランジスタのエミッタ電極７４
を形成する。次に、熱処理を行うことにより、ｎｐｎト
ランジスタのエミッタ電極７４から砒素が拡散し、ｎｐ
ｎトランジスタのエミッタ領域７５ができる（図５）。
【００２５】後は通常の電極配線形成工程を行うことに
より、ｎｐｎトランジスタとｐｎｐトランジスタを同一
半導体基板に含む相補型高速バイポーラ半導体集積回路
が完成する。
より、ｎｐｎトランジスタとｐｎｐトランジスタを同一
半導体基板に含む相補型高速バイポーラ半導体集積回路
が完成する。
【００２６】以上説明したように、この発明では、ｐｎ
ｐトランジスタのベース層６３は、溝６２の側壁にｎ型
不純物原子を注入し、熱処理を行うことによって形成し
ている。このため、ｐｎｐトランジスタのベース幅を狭
くすることができ、電流増幅率が高く、高周波特性が良
好になる。
ｐトランジスタのベース層６３は、溝６２の側壁にｎ型
不純物原子を注入し、熱処理を行うことによって形成し
ている。このため、ｐｎｐトランジスタのベース幅を狭
くすることができ、電流増幅率が高く、高周波特性が良
好になる。
【００２７】また、ｐｎｐトランジスタは横型であるの
で、縦型ｎｐｎトランジスタの高速性を損なわない。
で、縦型ｎｐｎトランジスタの高速性を損なわない。
【００２８】なお、以上の例では、横型ｐｎｐトランジ
スタ、縦型ｎｐｎトランジスタからなる相補型バイポー
ラ集積回路装置の場合について説明したが、この発明は
、横型ｎｐｎトランジスタ、縦型ｐｎｐトランジスタか
らなる相補型バイポーラ集積回路装置の場合にも適用で
きる。
スタ、縦型ｎｐｎトランジスタからなる相補型バイポー
ラ集積回路装置の場合について説明したが、この発明は
、横型ｎｐｎトランジスタ、縦型ｐｎｐトランジスタか
らなる相補型バイポーラ集積回路装置の場合にも適用で
きる。
【００２９】
【発明の効果】以上説明したように、この発明によれば
、ｎｐｎトランジスタの高速性を損なうことなく高速性
を有するｐｎｐトランジスタを同一基板上に形成するこ
とができるため、高速相補型バイポーラ集積回路装置を
実現できる。
、ｎｐｎトランジスタの高速性を損なうことなく高速性
を有するｐｎｐトランジスタを同一基板上に形成するこ
とができるため、高速相補型バイポーラ集積回路装置を
実現できる。
【図１】この発明の実施例による相補型バイポーラ集積
回路装置の製造工程の一部を示す断面図である。
回路装置の製造工程の一部を示す断面図である。
【図２】この発明の実施例による相補型バイポーラ集積
回路装置の製造工程の一部を示す断面図である。
回路装置の製造工程の一部を示す断面図である。
【図３】この発明の実施例による相補型バイポーラ集積
回路装置の製造工程の一部を示す断面図である。
回路装置の製造工程の一部を示す断面図である。
【図４】この発明の実施例による相補型バイポーラ集積
回路装置の製造工程の一部を示す断面図である。
回路装置の製造工程の一部を示す断面図である。
【図５】この発明の実施例による相補型バイポーラ集積
回路装置の製造工程の一部を示す断面図である。
回路装置の製造工程の一部を示す断面図である。
【図６】従来の相補型バイポーラ集積回路装置の一例の
断面図である。
断面図である。
【図７】従来の相補型バイポーラ集積回路装置の他の例
の断面図である。
の断面図である。
５１ 半導体基板
５２ ｎ＋型埋め込み領域（第１領域）５３ ｎ＋
型埋め込み領域 ５４ ｎ型エピタキシャル層 ５５ ｐ型拡散層（第２領域） ５６ 素子分離領域 ５７ ｎ型領域（第３領域） ５７Ａ 開口部 ５８ 熱酸化膜 ５９ ベース引出し層（第４領域） ６０ コレクタ引出し層（第５領域）６１ コレク
タ引出し層（第６領域）６２ 溝 ６３ ベース層（第７領域） ６４ シリコン窒化膜 ６５ シリコン酸化膜 ６６ エミッタ引出し層 ６７ ベース引出し電極 ７０ エミッタ領域（第８領域） ７１ 外部ベース領域（第９領域） ７２ 内部ベース領域（第１０領域）７３ シリコ
ン酸化膜 ７４ エミッタ電極 ７５ エミッタ領域（第１１領域）
型埋め込み領域 ５４ ｎ型エピタキシャル層 ５５ ｐ型拡散層（第２領域） ５６ 素子分離領域 ５７ ｎ型領域（第３領域） ５７Ａ 開口部 ５８ 熱酸化膜 ５９ ベース引出し層（第４領域） ６０ コレクタ引出し層（第５領域）６１ コレク
タ引出し層（第６領域）６２ 溝 ６３ ベース層（第７領域） ６４ シリコン窒化膜 ６５ シリコン酸化膜 ６６ エミッタ引出し層 ６７ ベース引出し電極 ７０ エミッタ領域（第８領域） ７１ 外部ベース領域（第９領域） ７２ 内部ベース領域（第１０領域）７３ シリコ
ン酸化膜 ７４ エミッタ電極 ７５ エミッタ領域（第１１領域）
Claims (1)
- 【請求項１】 一方導電型の半導体基板の表面から他
方導電型の第１領域を形成し、しかる後、前記半導体基
板上に他方導電型の半導体層を形成する工程と、前記半
導体層の一部に一方導電型の第２領域を形成し、しかる
後、誘電体分離層を形成することによって、前記第２領
域と分離した前記半導体層よりなる他方導電型の第３領
域を形成する工程と、前記第２領域及び第３領域に他方
導電型の第４領域及び第５領域を同時に形成し、しかる
後、前記第２領域に一方導電型の第６領域を形成する工
程と、前記第２領域に溝を形成し、この溝の側面に他方
導電型の第７領域を形成し、しかる後、前記溝の底面に
絶縁膜を形成し、さらに前記第３領域に開口部を形成す
る工程と、一方導電型の多結晶半導体膜および絶縁膜よ
りなる二層膜を前記溝及び前記開口部の一部の領域に形
成し、熱処理を行うことにより、前記第７領域内に一方
導電型の第８領域を、前記第３領域の前記多結晶半導体
膜直下に第９領域を同時に形成する工程と、前記第３領
域の前記多結晶半導体膜の開口部に一方導電型の第１０
領域を形成し、前記多結晶半導体膜の開口部側面に絶縁
膜を形成し、その開口部に他方導電型の多結晶半導体膜
を形成し、熱処理により他方導電型の第１１領域を前記
第１０領域内に形成する工程とを備え、前記第８領域、
第７領域、第２領域で横型バイポーラトランジスタを、
前記第１１領域、第１０領域、第３領域で縦型バイポー
ラトランジスタを形成することを特徴とする半導体集積
回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3135642A JPH04335564A (ja) | 1991-05-10 | 1991-05-10 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3135642A JPH04335564A (ja) | 1991-05-10 | 1991-05-10 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04335564A true JPH04335564A (ja) | 1992-11-24 |
Family
ID=15156582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3135642A Pending JPH04335564A (ja) | 1991-05-10 | 1991-05-10 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04335564A (ja) |
-
1991
- 1991-05-10 JP JP3135642A patent/JPH04335564A/ja active Pending
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