JPH04335571A - 位置合わせマークの形成方法 - Google Patents

位置合わせマークの形成方法

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JPH04335571A
JPH04335571A JP3105602A JP10560291A JPH04335571A JP H04335571 A JPH04335571 A JP H04335571A JP 3105602 A JP3105602 A JP 3105602A JP 10560291 A JP10560291 A JP 10560291A JP H04335571 A JPH04335571 A JP H04335571A
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  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、位置合わせマークの形
成方法に関し、特に貼り合わせＳＯＩにおいてＳｉ層と
裏面電極とを接続する際の位置合わせマークの形成方法
に関するものである。
【０００２】
【従来の技術】貼り合わせを用いたＳＯＩ（Ｓｉｌｉｃ
ｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｉｎｇ　Ｓｕｂｓｔｒａｔ
ｅ　）デバイスは単結晶シリコンの両面に電極を設ける
ことによって半導体ＬＳＩの集積度を大幅に向上できる
利点を有する。
【０００３】図４および図５は上記ＳＯＩデバイスを利
用した従来方法を説明するための概略工程断面図である
。
【０００４】まず、図４（ａ）に示すように、シリコン
（Ｓｉ）基板１１表面にフィールド領域（絶縁領域）形
成部を形成するために選択的にエッチングし、熱酸化に
より酸化シリコン（ＳｉＯ２）からなる第１の絶縁層（
ＳｉＯ２膜（Ｉ））１２を形成し、次に図４（ｂ）に示
すように、レジスト１７をマスクにして裏面電極とシリ
コン層を接続するコンタクトホール２０を開孔する。 この際、コンタクトホール２０はフィールド領域末端に
対して位置合わせをとり、素子（アクティブ）領域に形
成される。
【０００５】次に、図４（ｃ）に示すように、ポリシリ
コン（ｐｏｌｙ−Ｓｉ）を被着し、パターニングしてコ
ンタクトホール２０内に裏面電極１３を形成する。
【０００６】次に、図５（ａ）に示すように（図４（ｃ
）が逆さになっている）、全面に第２の絶縁層（ＳｉＯ
２膜（ＩＩ））１４を形成した後、ＳｉＯ２膜（ＩＩ）
１４上に第２のポリシリコン（ｐｏｌｙ−Ｓｉ）を被着
させ、ｐｏｌｙ−Ｓｉ膜２５を形成し、表面を研磨した
後、台となるウエハー２２を貼り合わせる。一方、裏面
から（図中、矢印で示す方向から）Ｓｉ基板１１を研削
、研磨し、ＳｉＯ２膜（Ｉ）１２が露出した時点で終了
し、活性領域にＳｉ層であるＳｉ基板１１を残す。その
後、図５（ｂ）に示すように、Ｓｉ基板１１上にゲート
絶縁膜２１、ｐｏｌｙ−Ｓｉゲート電極（表面電極）１
６を形成する。この際、ｐｏｌｙ−Ｓｉゲート電極はフ
ィールド領域末端と位置合わせされる。
【０００７】
【発明が解決しようとする課題】上記説明の従来工程で
は、図４（ｂ）に示したコンタクトホール２０と、図５
（ｂ）に示したｐｏｌｙ−Ｓｉゲート電極１６はフィー
ルド領域を介してそれぞれ位置合わせをするため２回の
位置合わせを要し、合わせズレが大きくなる。そのため
、コンタクトホール２０とｐｏｌｙ−Ｓｉ電極１６とは
図５（ｂ）に示す合わせマージンを２回分確保する必要
があり、ＳＯＩデバイスの高集積化を妨げる。
【０００８】本発明は、ＳＯＩデバイスにおいて、位置
合わせの回数を減らして位置合わせ精度を向上させ、デ
バイスの高集積化が図れる位置合わせマークの形成方法
を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題は本発明によれ
ば、シリコン基板表面のフィールド領域（絶縁領域）部
をエッチング除去する工程、全面に第１の絶縁層を形成
し、前記フィールド領域部上の第１の絶縁膜と、前記シ
リコン基板表面の素子領域部上の該第１の絶縁層にそれ
ぞれ前記シリコン基板を露出する位置合わせ用コンタク
トホールと裏面電極用コンタクトホールを形成する工程
、全面に導体層を形成した後パターニングを行い、前記
位置合わせ用コンタクトホール内および前記裏面電極用
コンタクトホール内にそれぞれ導体パターン、裏面電極
を形成する工程、前記シリコン基板の裏面から該シリコ
ン層を研削除去して、前記導体パターン面及び前記位置
合わせ用コンタクトホールパターンを露出し、前記位置
合わせ用コンタクトホールパターンを表面電極形成の位
置合わせマークとする工程、を含んでなることを特徴と
する位置合わせマークの形成方法によって解決される。
【００１０】
【作用】本発明によれば、シリコン基板１表面のフィー
ルド（絶縁）領域と素子領域に同時にコンタクトホール
８ａ，８ｂを設け、このフィールド領域部のコンタクト
ホールパターンが表面電極６形成のみの位置合わせマー
クとして用いられるため、１回の位置合わせ（アライン
メント）で足りる。本発明で用いる導体パターンとして
は、ポリシリコン（ｐｏｌｙ−Ｓｉ）が好ましい。
【００１１】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１および図２は本発明の第１の実施例を示す工
程断面図である。
【００１２】まず、図１（ａ）に示すように、Ｓｉ基板
１上にフィールド領域形成部をエッチング除去し、熱酸
化により厚さ４０００〜５０００オングストロームの第
１の絶縁層：ＳｉＯ２膜（Ｉ）２を形成し、次に図１（
ｂ）に示すように、ＳｉＯ２膜（Ｉ）２のフィールド領
域に位置合わせマーク用コンタクトホール８ａおよび素
子領域（アクティブ領域）に裏面電極用コンタクトホー
ル８ｂを形成する。位置合わせマーク用コンタクトホー
ル８ａは、裏面電極用コンタクトホール８ｂと同様にＳ
ｉＯ２膜（Ｉ）のフィールド領域を貫通し、その下のシ
リコン面（Ｓｉ基板１）に達するまで絶縁層がエッチン
グされる。
【００１３】次に、図１（ｃ）に示すように、全面にＣ
ＶＤ法により１０００〜２０００オングストロームの厚
さに導体層としてｐｏｌｙ−Ｓｉ膜を形成しパターニン
グすることにより、位置合わせマーク部電極３ａと裏面
電極３ｂを形成する。
【００１４】次に、図２（ａ）に示すように（図１（ｃ
）が逆さに示されている）、全面に厚さ５０００〜６０
００オングストロームの第２の絶縁層：ＳｉＯ２膜（Ｉ
Ｉ）４を形成した後、ＣＶＤ法により約４μｍの厚さに
ｐｏｌｙ−Ｓｉ膜５を形成し、その表面（図中、下から
上へ）を研磨し、台となるウエハー１０を貼り合わせる
。その後、裏面から（図中、上から下へ）矢印のように
シリコン基板１を研削して、位置合わせマーク部電極３
ａの底部を露出させ、全面を研磨する。この工程により
素子領域にＳｉ基板１のＳｉ層が一部残存した状態にな
っている。
【００１５】次に、図２（ｂ）に示すように、ＳｉＯ２
からなるゲート絶縁膜２１を熱酸化で形成した後、位置
合わせマーク部電極３ａの形として形成されたコンタク
トパターンの位置合わせマークに合わせて、ｐｏｌｙ−
Ｓｉからなるトランジスタゲートである表面電極６を形
成する。
【００１６】上記第１の実施例では、表面電極６と図１
（ｂ）で示されたコンタクトホール８ａ，８ｂ間は１回
の位置合わせでよくなり、１回分の合わせマージンだけ
ですむ。
【００１７】図３は本発明の第２の実施例を示す工程断
面図である。図３（ａ）に示すように、第１の実施例と
同様にＳｉ基板１のフィールド領域に位置合わせマーク
用コンタクトホール９ａおよび素子領域に裏面電極用コ
ンタクトホール９ｂを形成した後、図３（ｂ）に示すよ
うに、全面にＣＶＤ法によりプラグ用のｐｏｌｙ−Ｓｉ
を堆積し、位置合わせマーク用コンタクトホール９ａ部
をレジスト７で被覆した状態でエッチングバックを行い
、コンタクトホール９ｂを裏面電極３ｂのプラグで埋め
込む。これは位置合わせマークの変形を防止するためで
ある。
【００１８】次に、図３（ｃ）に示すように、第２のｐ
ｏｌｙ−Ｓｉを全面に形成し、パターン後、ｐｏｌｙ−
Ｓｉ膜（ＩＩ）１５を形成し、以下、上記第１の実施例
と同様にＳｉＯ２膜（ＩＩ）、ｐｏｌｙ−Ｓｉ膜５形成
後、ウエハー１０を貼り合わせ、次にＳｉ基板１を研削
して位置合わせマーク部電極３ａを露出させて表面電極
６を形成する。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
貼り合わせを用いたＳＯＩデバイスにおいて、裏面に形
成したコンタクトパターンに対して表面電極等が直接位
置合わせ（アラインメント）可能なので位置合わせマー
ジンを減らせることができ、デバイスの高集積化が可能
となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の前半工程断面図である
。
【図２】本発明の第１の実施例の後半工程断面図である
。
【図３】本発明の第２の実施例の工程断面図である。
【図４】従来方法の前半工程断面図である。
【図５】従来方法の後半工程断面図である。
【符号の説明】
１，１１　　Ｓｉ基板 ２，１２　　ＳｉＯ２膜（Ｉ） ３ａ　　位置合わせマーク部電極（ｐｏｌｙ−Ｓｉ）３
ｂ　　裏面電極（ｐｏｌｙ−Ｓｉ） ４，１４　　ＳｉＯ２膜（ＩＩ） ５，２５　　ｐｏｌｙ−Ｓｉ膜 ６，１６　　表面電極（ｐｏｌｙ−Ｓｉゲート）７，１
７　　レジスト ８ａ，９ａ　　位置合わせマーク用コンタクトホール８
ｂ，９ｂ　　裏面電極用コンタクトホール１０，２２　
　ウエハー １３　　裏面電極（ｐｏｌｙ−Ｓｉ） １５　　ｐｏｌｙ−Ｓｉ膜（ＩＩ）

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　シリコン基板表面のフィールド領域部
    をエッチング除去する工程、全面に第１の絶縁層を形成
    し、前記フィールド領域部上の第１の絶縁膜と、前記シ
    リコン基板表面の素子領域部上の該第１の絶縁層にそれ
    ぞれ前記シリコン基板を露出する位置合わせ用コンタク
    トホールと裏面電極用コンタクトホールを形成する工程
    、全面に導体層を形成した後、パターニングを行い、前
    記位置合わせ用コンタクトホール内および前記裏面電極
    用コンタクトホール内にそれぞれ導体パターン、裏面電
    極を形成する工程、前記シリコン基板の裏面から該シリ
    コン層を研削除去して、前記導体パターン面及び前記位
    置合わせ用コンタクトホールパターンを露出し、前記位
    置合わせ用コンタクトホールパターンを表面電極形成の
    位置合わせマークとする工程、を含んでなることを特徴
    とする位置合わせマークの形成方法。
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