JPH07202052A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPH07202052A JPH07202052A JP33671293A JP33671293A JPH07202052A JP H07202052 A JPH07202052 A JP H07202052A JP 33671293 A JP33671293 A JP 33671293A JP 33671293 A JP33671293 A JP 33671293A JP H07202052 A JPH07202052 A JP H07202052A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- thin film
- film layer
- semiconductor substrate
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体基板上に特性の異なる複数種のトラン
ジスタからなるＬＳＩを形成する。 【構成】 例えばバイポーラトランジスタとＣＭＯＳＦ
ＥＴのように、２種以上のトランジスタを別々のシリコ
ン薄膜層３ａ，３ｂに形成しておき、これら複数のシリ
コン薄膜層３ａ，３ｂをシリコンウエハ２上に貼り合わ
せてトランジスタ間を結線する。このとき、一方のシリ
コン薄膜層３ｂの側壁にサイドウォールスペーサ１１ａ
を設け、他方のシリコン薄膜層３ａをこのサイドウォー
ルスペーサ１１ａの端部に接するように配置することに
より、シリコン薄膜層３ａ，３ｂを高精度に位置合わせ
する。
ジスタからなるＬＳＩを形成する。 【構成】 例えばバイポーラトランジスタとＣＭＯＳＦ
ＥＴのように、２種以上のトランジスタを別々のシリコ
ン薄膜層３ａ，３ｂに形成しておき、これら複数のシリ
コン薄膜層３ａ，３ｂをシリコンウエハ２上に貼り合わ
せてトランジスタ間を結線する。このとき、一方のシリ
コン薄膜層３ｂの側壁にサイドウォールスペーサ１１ａ
を設け、他方のシリコン薄膜層３ａをこのサイドウォー
ルスペーサ１１ａの端部に接するように配置することに
より、シリコン薄膜層３ａ，３ｂを高精度に位置合わせ
する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、１つの半導体基板上に複数種の
トランジスタで構成された集積回路を有する半導体集積
回路装置に適用して有効な技術に関するものである。
製造技術に関し、特に、１つの半導体基板上に複数種の
トランジスタで構成された集積回路を有する半導体集積
回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】バイポーラトランジスタの高速性と相補
型ＭＩＳＦＥＴ（ＣＭＯＳＦＥＴ）の高集積性、低消費
電力性とを兼ね備えたバイポーラ−ＣＭＯＳ ＬＳＩ
は、近年、高速メモリＬＳＩや高速論理ＬＳＩなどへの
適用が増加している。
型ＭＩＳＦＥＴ（ＣＭＯＳＦＥＴ）の高集積性、低消費
電力性とを兼ね備えたバイポーラ−ＣＭＯＳ ＬＳＩ
は、近年、高速メモリＬＳＩや高速論理ＬＳＩなどへの
適用が増加している。
【０００３】ところが、構造や特性が異なるバイポーラ
トランジスタとＭＩＳＦＥＴを同一半導体基板上に形成
するバイポーラ−ＣＭＯＳ ＬＳＩは、バイポーラトラ
ンジスタ単独あるいはＭＩＳＦＥＴ単独で構成されるＬ
ＳＩに比べて製造工程が多くなるので、製造に長期間を
要し、かつ製造歩留りも低下するという問題がある。
トランジスタとＭＩＳＦＥＴを同一半導体基板上に形成
するバイポーラ−ＣＭＯＳ ＬＳＩは、バイポーラトラ
ンジスタ単独あるいはＭＩＳＦＥＴ単独で構成されるＬ
ＳＩに比べて製造工程が多くなるので、製造に長期間を
要し、かつ製造歩留りも低下するという問題がある。
【０００４】例えばＵ溝を素子分離に用いたバイポーラ
ＬＳＩの場合、必要な工程数は約３００工程であるのに
対し、同じくＵ溝を素子分離に用いたバイポーラ−ＣＭ
ＯＳＬＳＩの場合は約５００工程とバイポーラＬＳＩの
約５割増となる。歩留りに大きな影響を及ぼすパターン
欠陥が特に問題となるドライエッチング工程の数だけを
比較してもバイポーラで８工程、ＣＭＯＳで１０工程あ
るのに対し、バイポーラ−ＣＭＯＳでは約１４工程もあ
るため、これに比例してパターン欠陥も増加すると推定
される。
ＬＳＩの場合、必要な工程数は約３００工程であるのに
対し、同じくＵ溝を素子分離に用いたバイポーラ−ＣＭ
ＯＳＬＳＩの場合は約５００工程とバイポーラＬＳＩの
約５割増となる。歩留りに大きな影響を及ぼすパターン
欠陥が特に問題となるドライエッチング工程の数だけを
比較してもバイポーラで８工程、ＣＭＯＳで１０工程あ
るのに対し、バイポーラ−ＣＭＯＳでは約１４工程もあ
るため、これに比例してパターン欠陥も増加すると推定
される。
【０００５】また、同一半導体基板上にバイポーラトラ
ンジスタとＭＩＳＦＥＴを形成する場合は、ＭＩＳＦＥ
Ｔには不要なエピタキシャル層が必要になったり、バイ
ポーラトランジスタ製造時の熱処理の影響がＭＩＳＦＥ
Ｔに及ばないようにするためにプロセスの順序を変更し
なければならないなど、プロセス上の制約も増大する。
従って、例えばバイポーラトランジスタの製造プロセス
のなかでも工程数の多いＳＩＣＯＳ(SIdewall base COn
tact Structure) プロセスやＳＥＰＴ(Selective Etchi
ng of Polysilicon Technology) プロセスとＣＭＯＳプ
ロセスとを組み合わせて同一半導体基板上にバイポーラ
−ＣＭＯＳ ＬＳＩを形成することはほとんど不可能で
ある。
ンジスタとＭＩＳＦＥＴを形成する場合は、ＭＩＳＦＥ
Ｔには不要なエピタキシャル層が必要になったり、バイ
ポーラトランジスタ製造時の熱処理の影響がＭＩＳＦＥ
Ｔに及ばないようにするためにプロセスの順序を変更し
なければならないなど、プロセス上の制約も増大する。
従って、例えばバイポーラトランジスタの製造プロセス
のなかでも工程数の多いＳＩＣＯＳ(SIdewall base COn
tact Structure) プロセスやＳＥＰＴ(Selective Etchi
ng of Polysilicon Technology) プロセスとＣＭＯＳプ
ロセスとを組み合わせて同一半導体基板上にバイポーラ
−ＣＭＯＳ ＬＳＩを形成することはほとんど不可能で
ある。
【０００６】
【発明が解決しようとする課題】このように、構造や特
性の異なる２種以上のトランジスタを同一半導体基板上
に形成しようとする場合は、工程数が増えるために製品
の開発効率が著しく阻害されると共に、工程数の増加に
伴って基板にストレスや結晶欠陥が累積するために製造
歩留りも低下する。また、プロセス上の制約も増大する
ため、素子の性能や集積度を向上させることにも限界が
ある。
性の異なる２種以上のトランジスタを同一半導体基板上
に形成しようとする場合は、工程数が増えるために製品
の開発効率が著しく阻害されると共に、工程数の増加に
伴って基板にストレスや結晶欠陥が累積するために製造
歩留りも低下する。また、プロセス上の制約も増大する
ため、素子の性能や集積度を向上させることにも限界が
ある。
【０００７】本発明の目的は、製造期間を長期化させた
り製造歩留りを低下させたりすることなく、同一半導体
基板上に２種以上の半導体素子で構成された集積回路を
形成することのできる技術を提供することにある。
り製造歩留りを低下させたりすることなく、同一半導体
基板上に２種以上の半導体素子で構成された集積回路を
形成することのできる技術を提供することにある。
【０００８】本発明の他の目的は、製造工程を大幅に増
やすことなく、同一半導体基板上に２種以上の半導体素
子で構成された集積回路を形成することのできる技術を
提供することにある。
やすことなく、同一半導体基板上に２種以上の半導体素
子で構成された集積回路を形成することのできる技術を
提供することにある。
【０００９】本発明の他の目的は、半導体素子の性能や
集積度を低下させることなく、同一半導体基板上に２種
以上の半導体素子で構成された集積回路を形成すること
のできる技術を提供することにある。
集積度を低下させることなく、同一半導体基板上に２種
以上の半導体素子で構成された集積回路を形成すること
のできる技術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、以下の
とおりである。
発明のうち、代表的なものの概要を説明すれば、以下の
とおりである。
【００１２】(1).請求項１記載の半導体集積回路装置の
製造方法は、第１半導体基板上に形成した複数の第１半
導体薄膜層のそれぞれの主面に第１半導体素子を形成
し、第２半導体基板上に形成した複数の第２半導体薄膜
層のそれぞれの主面に第２半導体素子を形成した後、前
記複数の第１半導体薄膜層の一部を前記第１半導体基板
上から取り除き、前記複数の第２半導体薄膜層の一部を
前記第２半導体基板上から取り除き、前記第１半導体基
板上に絶縁膜を堆積した後、前記絶縁膜をエッチングし
て前記第１半導体基板上に残った前記第１半導体薄膜層
の側壁にサイドウォールスペーサを形成し、前記第２半
導体基板上から取り除いた前記第２半導体薄膜層を前記
第１半導体基板上の前記第１半導体薄膜層を取り除いた
領域に載置して前記サイドウォールスペーサと接するよ
うに位置決めした後、前記第１半導体薄膜層の主面に形
成した前記第１半導体素子と前記第２半導体薄膜層の主
面に形成した前記第２半導体素子とを配線により接続す
るものである。
製造方法は、第１半導体基板上に形成した複数の第１半
導体薄膜層のそれぞれの主面に第１半導体素子を形成
し、第２半導体基板上に形成した複数の第２半導体薄膜
層のそれぞれの主面に第２半導体素子を形成した後、前
記複数の第１半導体薄膜層の一部を前記第１半導体基板
上から取り除き、前記複数の第２半導体薄膜層の一部を
前記第２半導体基板上から取り除き、前記第１半導体基
板上に絶縁膜を堆積した後、前記絶縁膜をエッチングし
て前記第１半導体基板上に残った前記第１半導体薄膜層
の側壁にサイドウォールスペーサを形成し、前記第２半
導体基板上から取り除いた前記第２半導体薄膜層を前記
第１半導体基板上の前記第１半導体薄膜層を取り除いた
領域に載置して前記サイドウォールスペーサと接するよ
うに位置決めした後、前記第１半導体薄膜層の主面に形
成した前記第１半導体素子と前記第２半導体薄膜層の主
面に形成した前記第２半導体素子とを配線により接続す
るものである。
【００１３】(2).請求項３記載の半導体集積回路装置の
製造方法は、前記絶縁膜をエッチングして前記第１半導
体基板上に残った前記第１半導体薄膜層の側壁にサイド
ウォールスペーサを形成する前記の手段に代えて、前記
絶縁膜をエッチングして前記第１半導体薄膜層の上面お
よび側壁に前記絶縁膜を残し、前記第２半導体基板上か
ら取り除いた前記第２半導体薄膜層を前記第１半導体基
板上の前記第１半導体薄膜層を取り除いた領域に載置し
て前記第１半導体薄膜層の側壁に残った前記絶縁膜と接
するように位置決めした後、前記第１半導体薄膜層の主
面に形成した前記第１半導体素子と前記第２半導体薄膜
層の主面に形成した前記第２半導体素子とを配線により
接続するものである。
製造方法は、前記絶縁膜をエッチングして前記第１半導
体基板上に残った前記第１半導体薄膜層の側壁にサイド
ウォールスペーサを形成する前記の手段に代えて、前記
絶縁膜をエッチングして前記第１半導体薄膜層の上面お
よび側壁に前記絶縁膜を残し、前記第２半導体基板上か
ら取り除いた前記第２半導体薄膜層を前記第１半導体基
板上の前記第１半導体薄膜層を取り除いた領域に載置し
て前記第１半導体薄膜層の側壁に残った前記絶縁膜と接
するように位置決めした後、前記第１半導体薄膜層の主
面に形成した前記第１半導体素子と前記第２半導体薄膜
層の主面に形成した前記第２半導体素子とを配線により
接続するものである。
【００１４】(3).請求項４記載の半導体集積回路装置の
製造方法は、前記第１半導体薄膜層の側壁にサイドウォ
ールスペーサまたは絶縁膜を形成する前記の手段に代え
て、前記第１半導体薄膜層の一部を前記第１半導体基板
上から取り除く際に用いたフォトレジストを前記第１半
導体薄膜層の側壁に残し、前記第２半導体基板上から取
り除いた前記第２半導体薄膜層を前記第１半導体基板上
の前記第１半導体薄膜層を取り除いた領域に載置して前
記第１半導体薄膜層の側壁に残った前記フォトレジスト
と接するように位置決めした後、前記第１半導体薄膜層
の主面に形成した前記第１半導体素子と前記第２半導体
薄膜層の主面に形成した前記第２半導体素子とを配線に
より接続するものである。
製造方法は、前記第１半導体薄膜層の側壁にサイドウォ
ールスペーサまたは絶縁膜を形成する前記の手段に代え
て、前記第１半導体薄膜層の一部を前記第１半導体基板
上から取り除く際に用いたフォトレジストを前記第１半
導体薄膜層の側壁に残し、前記第２半導体基板上から取
り除いた前記第２半導体薄膜層を前記第１半導体基板上
の前記第１半導体薄膜層を取り除いた領域に載置して前
記第１半導体薄膜層の側壁に残った前記フォトレジスト
と接するように位置決めした後、前記第１半導体薄膜層
の主面に形成した前記第１半導体素子と前記第２半導体
薄膜層の主面に形成した前記第２半導体素子とを配線に
より接続するものである。
【００１５】
【作用】上記した手段(1) によれば、第１半導体薄膜層
の側壁からサイドウォールスペーサの端部までの距離を
高精度に制御することができるので、第２半導体基板上
から取り除いた第２半導体薄膜層を第１半導体基板上に
高精度に位置決めすることができる。
の側壁からサイドウォールスペーサの端部までの距離を
高精度に制御することができるので、第２半導体基板上
から取り除いた第２半導体薄膜層を第１半導体基板上に
高精度に位置決めすることができる。
【００１６】上記した手段(2) によれば、第１半導体薄
膜層の側壁から絶縁膜の端部までの距離を高精度に制御
することができるので、第２半導体基板上から取り除い
た第２半導体薄膜層を第１半導体基板上に高精度に位置
決めすることができる。
膜層の側壁から絶縁膜の端部までの距離を高精度に制御
することができるので、第２半導体基板上から取り除い
た第２半導体薄膜層を第１半導体基板上に高精度に位置
決めすることができる。
【００１７】上記した手段(3) によれば、第１半導体薄
膜層の側壁からフォトレジストの端部までの距離を高精
度に制御することができるので、第２半導体基板上から
取り除いた第２半導体薄膜層を第１半導体基板上に高精
度に位置決めすることができる。
膜層の側壁からフォトレジストの端部までの距離を高精
度に制御することができるので、第２半導体基板上から
取り除いた第２半導体薄膜層を第１半導体基板上に高精
度に位置決めすることができる。
【００１８】また、上記した手段(1) 〜(3) によれば、
異種の半導体素子のそれぞれを別々の半導体薄膜層に形
成することにより、これらの半導体素子を同一の半導体
基板上に形成する場合に比べて製造工程を低減すること
ができ、これにより製造歩留りが向上する。
異種の半導体素子のそれぞれを別々の半導体薄膜層に形
成することにより、これらの半導体素子を同一の半導体
基板上に形成する場合に比べて製造工程を低減すること
ができ、これにより製造歩留りが向上する。
【００１９】また、上記した手段(1) 〜(3) によれば、
異種の半導体素子を別々の半導体薄膜層に形成すること
により、これらの半導体素子を同一の半導体基板上に形
成する場合のようなプロセス上の制約が無くなるので、
それぞれの半導体素子の性能や集積度が低下することも
ない。
異種の半導体素子を別々の半導体薄膜層に形成すること
により、これらの半導体素子を同一の半導体基板上に形
成する場合のようなプロセス上の制約が無くなるので、
それぞれの半導体素子の性能や集積度が低下することも
ない。
【００２０】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。なお、実施例を説明するための全図において同一
機能を有するものは同一の符号を付し、その繰り返しの
説明は省略する。
する。なお、実施例を説明するための全図において同一
機能を有するものは同一の符号を付し、その繰り返しの
説明は省略する。
【００２１】（実施例１）本実施例は、バイポーラ−Ｃ
ＭＯＳ ＬＳＩに適用したものであって、以下、その製
造方法を図１〜図１１を用いて工程順に説明する。
ＭＯＳ ＬＳＩに適用したものであって、以下、その製
造方法を図１〜図１１を用いて工程順に説明する。
【００２２】まず、図１に示すようなＳＯＩ(Sicon On
Insulator)基板１を用意する。このＳＯＩ基板１は、シ
リコンウエハ２と、このシリコンウエハ２上に接着層４
を介して接合された多数のシリコン薄膜層とで構成され
る。図１にはこれら多数のシリコン薄膜層を２つのシリ
コン薄膜層３ｂ，３ｂで代表して示してある。これらの
シリコン薄膜層３ｂ，３ｂは、酸化シリコン膜５を埋め
込んだ溝６によって互いに分離されている。
Insulator)基板１を用意する。このＳＯＩ基板１は、シ
リコンウエハ２と、このシリコンウエハ２上に接着層４
を介して接合された多数のシリコン薄膜層とで構成され
る。図１にはこれら多数のシリコン薄膜層を２つのシリ
コン薄膜層３ｂ，３ｂで代表して示してある。これらの
シリコン薄膜層３ｂ，３ｂは、酸化シリコン膜５を埋め
込んだ溝６によって互いに分離されている。
【００２３】上記ＳＯＩ基板１を製造するには、例えば
厚さ５００μｍ程度のシリコンウエハ２の主面に厚さ0.
５〜1.０μｍ程度の酸化シリコン膜を熱酸化法により形
成して、これを接着層４とする。次に、このシリコンウ
エハ２上に図示しない第２のシリコンウエハを重ね合わ
せて両者を熱処理により接着した後、第２のシリコンウ
エハの表面を研磨して厚さ１〜２μｍ程度まで薄膜化す
る。
厚さ５００μｍ程度のシリコンウエハ２の主面に厚さ0.
５〜1.０μｍ程度の酸化シリコン膜を熱酸化法により形
成して、これを接着層４とする。次に、このシリコンウ
エハ２上に図示しない第２のシリコンウエハを重ね合わ
せて両者を熱処理により接着した後、第２のシリコンウ
エハの表面を研磨して厚さ１〜２μｍ程度まで薄膜化す
る。
【００２４】次に、上記第２のシリコンウエハの表面を
エッチングして幅約1.０μｍ程度の溝６を格子状に形成
すると、この溝６で互いに分離されたシリコン薄膜層３
ｂ，３ｂが得られる。その後、ＳＯＩ基板１の全面にＣ
ＶＤ法で酸化シリコン膜５を堆積して溝６を埋込み、最
後にシリコン薄膜層３ｂ，３ｂ上の酸化シリコン膜５を
エッチバックにより除去する。
エッチングして幅約1.０μｍ程度の溝６を格子状に形成
すると、この溝６で互いに分離されたシリコン薄膜層３
ｂ，３ｂが得られる。その後、ＳＯＩ基板１の全面にＣ
ＶＤ法で酸化シリコン膜５を堆積して溝６を埋込み、最
後にシリコン薄膜層３ｂ，３ｂ上の酸化シリコン膜５を
エッチバックにより除去する。
【００２５】次に、図２に示すように、上記シリコン薄
膜層３ｂ，３ｂのそれぞれの主面に常法に従って半導体
素子、例えばＣＭＯＳＦＥＴを形成する。また、図示は
省略するが、前記図１に示すＳＯＩ基板１と同じＳＯＩ
基板を別にもう１枚用意し、そのシリコン薄膜層のそれ
ぞれの主面に常法に従ってバイポーラトランジスタを形
成する。このように、本実施例では、第１のＳＯＩ基板
１のシリコン薄膜層３ｂにはＣＭＯＳＦＥＴを形成し、
これとは別に用意した第２のＳＯＩ基板のシリコン薄膜
層にはバイポーラトランジスタを形成する。
膜層３ｂ，３ｂのそれぞれの主面に常法に従って半導体
素子、例えばＣＭＯＳＦＥＴを形成する。また、図示は
省略するが、前記図１に示すＳＯＩ基板１と同じＳＯＩ
基板を別にもう１枚用意し、そのシリコン薄膜層のそれ
ぞれの主面に常法に従ってバイポーラトランジスタを形
成する。このように、本実施例では、第１のＳＯＩ基板
１のシリコン薄膜層３ｂにはＣＭＯＳＦＥＴを形成し、
これとは別に用意した第２のＳＯＩ基板のシリコン薄膜
層にはバイポーラトランジスタを形成する。
【００２６】次に、図３に示すように、ＳＯＩ基板１の
溝６に埋め込んだ酸化シリコン膜５をエッチングで除去
した後、この溝６の内部を含むＳＯＩ基板１の全面にＣ
ＶＤ法で窒化シリコン膜７を堆積する。この窒化シリコ
ン膜７は、後述する工程でシリコン薄膜層３ｂをＳＯＩ
基板１からリフトオフする際に使用するエッチング液か
らシリコン薄膜層３ｂの表面を保護するためのもので、
その膜厚は約５０nm以上とする。
溝６に埋め込んだ酸化シリコン膜５をエッチングで除去
した後、この溝６の内部を含むＳＯＩ基板１の全面にＣ
ＶＤ法で窒化シリコン膜７を堆積する。この窒化シリコ
ン膜７は、後述する工程でシリコン薄膜層３ｂをＳＯＩ
基板１からリフトオフする際に使用するエッチング液か
らシリコン薄膜層３ｂの表面を保護するためのもので、
その膜厚は約５０nm以上とする。
【００２７】次に、図４に示すように、シリコン薄膜層
３ｂ，３ｂの表面をフォトレジスト８で覆い、これをマ
スクにして溝６の底部の窒化シリコン膜７およびその下
層の接着層４を異方的にエッチングしてシリコンウエハ
２の表面に達する開孔９を形成する。このエッチング
は、例えばＣＨＦ3 やＣＦ4 のようなフッ化炭素系のエ
ッチングガスを用いたプラズマエッチングで行う。ま
た、この開孔９は、ＳＯＩ基板１上に残すシリコン薄膜
層３ｂ（同図の右側のシリコン薄膜層３ｂ）の近傍側で
はなく、リフトオフしようとするシリコン薄膜層３ｂ
（同図の左側のシリコン薄膜層３ｂ）の近傍側に形成す
る。
３ｂ，３ｂの表面をフォトレジスト８で覆い、これをマ
スクにして溝６の底部の窒化シリコン膜７およびその下
層の接着層４を異方的にエッチングしてシリコンウエハ
２の表面に達する開孔９を形成する。このエッチング
は、例えばＣＨＦ3 やＣＦ4 のようなフッ化炭素系のエ
ッチングガスを用いたプラズマエッチングで行う。ま
た、この開孔９は、ＳＯＩ基板１上に残すシリコン薄膜
層３ｂ（同図の右側のシリコン薄膜層３ｂ）の近傍側で
はなく、リフトオフしようとするシリコン薄膜層３ｂ
（同図の左側のシリコン薄膜層３ｂ）の近傍側に形成す
る。
【００２８】次に、上記フォトレジスト８を除去した
後、図５に示すように、同図の左側のシリコン薄膜層３
ｂの底部の接着層４を、例えばフッ酸を含むエッチング
液（例えばフッ酸−フッ化アンモニウム緩衝液）を使っ
て等方的にウェットエッチングする。このときＳＯＩ基
板１上に残しておく（同図右側の）シリコン薄膜層３ｂ
およびその底部の接着層４がエッチングされないように
するために、その表面および側壁をフォトレジスト１０
で覆っておく。このようにすると、図６に示すように、
同図の左側のシリコン薄膜層３ｂのみがシリコンウエハ
２の表面からリフトオフされる。
後、図５に示すように、同図の左側のシリコン薄膜層３
ｂの底部の接着層４を、例えばフッ酸を含むエッチング
液（例えばフッ酸−フッ化アンモニウム緩衝液）を使っ
て等方的にウェットエッチングする。このときＳＯＩ基
板１上に残しておく（同図右側の）シリコン薄膜層３ｂ
およびその底部の接着層４がエッチングされないように
するために、その表面および側壁をフォトレジスト１０
で覆っておく。このようにすると、図６に示すように、
同図の左側のシリコン薄膜層３ｂのみがシリコンウエハ
２の表面からリフトオフされる。
【００２９】次に、上記フォトレジスト１０を除去した
後、図７に示すように、ＳＯＩ基板１の全面にリフロー
性を有する絶縁膜、例えばＢＰＳＧ(Boro Phospho Sili
cateGlass) 膜１１をＣＶＤ法で堆積する。リフロー性
を有する絶縁膜としては、このＢＰＳＧ膜１１の他、例
えばＰＳＧ(Phospho Silicate Glass)膜、ＢＳＧ(Boro
Silicate Glass) 膜など周知のものを使用することがで
きる。
後、図７に示すように、ＳＯＩ基板１の全面にリフロー
性を有する絶縁膜、例えばＢＰＳＧ(Boro Phospho Sili
cateGlass) 膜１１をＣＶＤ法で堆積する。リフロー性
を有する絶縁膜としては、このＢＰＳＧ膜１１の他、例
えばＰＳＧ(Phospho Silicate Glass)膜、ＢＳＧ(Boro
Silicate Glass) 膜など周知のものを使用することがで
きる。
【００３０】次に、図８に示すように、上記ＢＰＳＧ膜
１１をＲＩＥ(Reactive Ion Etching)法のような異方性
エッチングで加工し、ＳＯＩ基板１上に残ったシリコン
薄膜層３ｂの側壁にサイドウォールスペーサ１１ａを形
成する。このとき、ＢＰＳＧ膜１１の膜厚、膜質、エッ
チング条件などを制御することにより、シリコン薄膜層
３ｂの側壁からサイドウォールスペーサ１１ａの端部ま
での距離（ｄ）を±約0.０５μｍ以内の誤差の範囲で制
御することが可能である。その後、前記の工程でシリコ
ン薄膜層３ｂが取り除かれたＳＯＩ基板１の主面の空き
領域にＣＶＤ法で酸化シリコン膜を堆積し、これを標高
差の調整を兼ねた接着層４とする。
１１をＲＩＥ(Reactive Ion Etching)法のような異方性
エッチングで加工し、ＳＯＩ基板１上に残ったシリコン
薄膜層３ｂの側壁にサイドウォールスペーサ１１ａを形
成する。このとき、ＢＰＳＧ膜１１の膜厚、膜質、エッ
チング条件などを制御することにより、シリコン薄膜層
３ｂの側壁からサイドウォールスペーサ１１ａの端部ま
での距離（ｄ）を±約0.０５μｍ以内の誤差の範囲で制
御することが可能である。その後、前記の工程でシリコ
ン薄膜層３ｂが取り除かれたＳＯＩ基板１の主面の空き
領域にＣＶＤ法で酸化シリコン膜を堆積し、これを標高
差の調整を兼ねた接着層４とする。
【００３１】次に、図９に示すように、上記ＳＯＩ基板
１の主面の空き領域にシリコン薄膜層３ａを載置し、そ
の側壁がシリコン薄膜層３ｂの側壁のサイドウォールス
ペーサ１１ａと接するように位置決めする。このシリコ
ン薄膜層３ａは、前述した図示しない第２のＳＯＩ基板
上から取り除いたもので、その主面にはバイポーラトラ
ンジスタが形成されている。
１の主面の空き領域にシリコン薄膜層３ａを載置し、そ
の側壁がシリコン薄膜層３ｂの側壁のサイドウォールス
ペーサ１１ａと接するように位置決めする。このシリコ
ン薄膜層３ａは、前述した図示しない第２のＳＯＩ基板
上から取り除いたもので、その主面にはバイポーラトラ
ンジスタが形成されている。
【００３２】このように、本実施例では、ＳＯＩ基板１
の主面の空き領域にシリコン薄膜層３ａを載置し、その
側壁がサイドウォールスペーサ１１ａと接するように位
置決めする。前述したように、シリコン薄膜層３ｂの側
壁からサイドウォールスペーサ１１ａの端部までの距離
（ｄ）は高精度に制御できるので、本実施例によれば、
別のＳＯＩ基板上から取り除いてきたシリコン薄膜層３
ａをＳＯＩ基板１上に高精度に位置決めすることができ
る。
の主面の空き領域にシリコン薄膜層３ａを載置し、その
側壁がサイドウォールスペーサ１１ａと接するように位
置決めする。前述したように、シリコン薄膜層３ｂの側
壁からサイドウォールスペーサ１１ａの端部までの距離
（ｄ）は高精度に制御できるので、本実施例によれば、
別のＳＯＩ基板上から取り除いてきたシリコン薄膜層３
ａをＳＯＩ基板１上に高精度に位置決めすることができ
る。
【００３３】次に、図１０に示すように、ＳＯＩ基板１
を熱処理してサイドウォールスペーサ１１ａをリフロー
させると共に、シリコン薄膜層３ａの底面を接着層４を
介してシリコンウエハ２に固着させる。サイドウォール
スペーサ１１ａをリフローさせるとその形状や寸法が変
わるので、シリコン薄膜層３ａの位置がリフロー前の位
置からわずかにずれるが、リフロー時の温度を制御する
ことにより、このずれ量を極めてわずかな誤差の範囲で
制御することが可能である。
を熱処理してサイドウォールスペーサ１１ａをリフロー
させると共に、シリコン薄膜層３ａの底面を接着層４を
介してシリコンウエハ２に固着させる。サイドウォール
スペーサ１１ａをリフローさせるとその形状や寸法が変
わるので、シリコン薄膜層３ａの位置がリフロー前の位
置からわずかにずれるが、リフロー時の温度を制御する
ことにより、このずれ量を極めてわずかな誤差の範囲で
制御することが可能である。
【００３４】次に、図１１に示すように、ＳＯＩ基板１
上にＣＶＤ法で酸化シリコン膜１２を堆積し、これをエ
ッチバックして溝６の表面を平坦化した後、シリコン薄
膜層３ａの主面に形成されたバイポーラトランジスタと
シリコン薄膜層３ｂの主面に形成されたＣＭＯＳＦＥＴ
とを配線１３で接続し、最後にＳＯＩ基板１の表面をパ
ッシベーション膜１４で被覆することにより、バイポー
ラ−ＣＭＯＳ ＬＳＩが完成する。
上にＣＶＤ法で酸化シリコン膜１２を堆積し、これをエ
ッチバックして溝６の表面を平坦化した後、シリコン薄
膜層３ａの主面に形成されたバイポーラトランジスタと
シリコン薄膜層３ｂの主面に形成されたＣＭＯＳＦＥＴ
とを配線１３で接続し、最後にＳＯＩ基板１の表面をパ
ッシベーション膜１４で被覆することにより、バイポー
ラ−ＣＭＯＳ ＬＳＩが完成する。
【００３５】（実施例２）前記実施例では、シリコン薄
膜層３ｂの側壁に形成したサイドウォールスペーサ１１
ａを利用して、他のＳＯＩ基板から取り除いたシリコン
薄膜層３ａをＳＯＩ基板１上に位置決めしたが、本実施
例では、これとは異なる方法でシリコン薄膜層３ａの位
置決めを行う。
膜層３ｂの側壁に形成したサイドウォールスペーサ１１
ａを利用して、他のＳＯＩ基板から取り除いたシリコン
薄膜層３ａをＳＯＩ基板１上に位置決めしたが、本実施
例では、これとは異なる方法でシリコン薄膜層３ａの位
置決めを行う。
【００３６】本実施例の製造方法は、前記図１から図７
までに示す工程、すなわちＳＯＩ基板１の主面上から一
部のシリコン薄膜層３ｂを取り除いた後、このＳＯＩ基
板１の全面にＢＰＳＧ膜１１を堆積するまでの工程は、
前記実施例１と同じである。
までに示す工程、すなわちＳＯＩ基板１の主面上から一
部のシリコン薄膜層３ｂを取り除いた後、このＳＯＩ基
板１の全面にＢＰＳＧ膜１１を堆積するまでの工程は、
前記実施例１と同じである。
【００３７】次に、本実施例では、図１２に示すよう
に、フォトレジスト１５をマスクにしたエッチングでＳ
ＯＩ基板１の主面の空き領域上のＢＰＳＧ膜１１を除去
し、シリコン薄膜層３ｂの上部および側壁にこのＢＰＳ
Ｇ膜１１を残す。このとき、ＢＰＳＧ膜１１の膜厚、膜
質、エッチング条件などを制御することにより、シリコ
ン薄膜層３ｂの側壁からＢＰＳＧ膜１１の端部までの距
離（ｄ）をわずかな誤差の範囲で制御することが可能で
ある。その後、ＳＯＩ基板１の主面の空き領域にＣＶＤ
法で酸化シリコン膜を堆積し、これを標高差の調整を兼
ねた接着層４とする。
に、フォトレジスト１５をマスクにしたエッチングでＳ
ＯＩ基板１の主面の空き領域上のＢＰＳＧ膜１１を除去
し、シリコン薄膜層３ｂの上部および側壁にこのＢＰＳ
Ｇ膜１１を残す。このとき、ＢＰＳＧ膜１１の膜厚、膜
質、エッチング条件などを制御することにより、シリコ
ン薄膜層３ｂの側壁からＢＰＳＧ膜１１の端部までの距
離（ｄ）をわずかな誤差の範囲で制御することが可能で
ある。その後、ＳＯＩ基板１の主面の空き領域にＣＶＤ
法で酸化シリコン膜を堆積し、これを標高差の調整を兼
ねた接着層４とする。
【００３８】次に、図１３に示すように、上記ＳＯＩ基
板１の主面の空き領域に第２のＳＯＩ基板上から取り除
いたシリコン薄膜層３ａを載置し、その側壁がＢＰＳＧ
膜１１の端部と接するように位置決めする。前述したよ
うに、シリコン薄膜層３ｂの側壁からＢＰＳＧ膜１１の
端部までの距離（ｄ）は高精度に制御できるので、前記
実施例１と同様に、シリコン薄膜層３ａをＳＯＩ基板１
上に高精度に位置決めすることができる。
板１の主面の空き領域に第２のＳＯＩ基板上から取り除
いたシリコン薄膜層３ａを載置し、その側壁がＢＰＳＧ
膜１１の端部と接するように位置決めする。前述したよ
うに、シリコン薄膜層３ｂの側壁からＢＰＳＧ膜１１の
端部までの距離（ｄ）は高精度に制御できるので、前記
実施例１と同様に、シリコン薄膜層３ａをＳＯＩ基板１
上に高精度に位置決めすることができる。
【００３９】次に、図１４に示すように、ＳＯＩ基板１
を熱処理してＢＰＳＧ膜１１をリフローさせると共に、
シリコン薄膜層３ａの底面を接着層４を介してシリコン
ウエハ２に固着させる。ＢＰＳＧ膜１１をリフローさせ
るとその形状や寸法が変わるので、シリコン薄膜層３ａ
の位置がリフロー前の位置からわずかにずれるが、ＢＰ
ＳＧ膜１１の膜厚、膜質、リフロー温度を制御すること
により、このずれ量を極めてわずかな誤差の範囲で制御
することが可能である。
を熱処理してＢＰＳＧ膜１１をリフローさせると共に、
シリコン薄膜層３ａの底面を接着層４を介してシリコン
ウエハ２に固着させる。ＢＰＳＧ膜１１をリフローさせ
るとその形状や寸法が変わるので、シリコン薄膜層３ａ
の位置がリフロー前の位置からわずかにずれるが、ＢＰ
ＳＧ膜１１の膜厚、膜質、リフロー温度を制御すること
により、このずれ量を極めてわずかな誤差の範囲で制御
することが可能である。
【００４０】その後の工程は、前記実施例１とほぼ同様
であるため、その説明は省略する。
であるため、その説明は省略する。
【００４１】（実施例３）本実施例では、前記実施例１
や実施例２とは異なる方法でシリコン薄膜層３ａの位置
決めを行う。
や実施例２とは異なる方法でシリコン薄膜層３ａの位置
決めを行う。
【００４２】本実施例の製造方法は、前記図１から図６
までに示す工程、すなわちＳＯＩ基板１の主面上から一
部のシリコン薄膜層３ｂを取り除くまでの工程は、前記
実施例１および実施例２と同じである。このとき、図１
５に示すように、ＳＯＩ基板１上に残されたシリコン薄
膜層３ｂの表面および側壁は、フォトレジスト１０で覆
われている。
までに示す工程、すなわちＳＯＩ基板１の主面上から一
部のシリコン薄膜層３ｂを取り除くまでの工程は、前記
実施例１および実施例２と同じである。このとき、図１
５に示すように、ＳＯＩ基板１上に残されたシリコン薄
膜層３ｂの表面および側壁は、フォトレジスト１０で覆
われている。
【００４３】次に、本実施例では、図１６に示すよう
に、ＳＯＩ基板１の主面の空き領域に第２のＳＯＩ基板
上から取り除いたシリコン薄膜層３ａを載置し、その側
壁がフォトレジスト１０の端部と接するように位置決め
する。シリコン薄膜層３ｂの側壁からフォトレジスト１
０の端部までの距離は高精度に制御できるので、前記実
施例１、２と同様に、シリコン薄膜層３ａをＳＯＩ基板
１上に高精度に位置決めすることができる。
に、ＳＯＩ基板１の主面の空き領域に第２のＳＯＩ基板
上から取り除いたシリコン薄膜層３ａを載置し、その側
壁がフォトレジスト１０の端部と接するように位置決め
する。シリコン薄膜層３ｂの側壁からフォトレジスト１
０の端部までの距離は高精度に制御できるので、前記実
施例１、２と同様に、シリコン薄膜層３ａをＳＯＩ基板
１上に高精度に位置決めすることができる。
【００４４】次に、上記フォトレジスト１０を除去した
後、図１７に示すようにＳＯＩ基板１の全面に酸化シリ
コン膜１６を堆積し、その表面をエッチバックして平坦
化する。その後の工程は、前記実施例１、２とほぼ同様
であるため、その説明は省略する。
後、図１７に示すようにＳＯＩ基板１の全面に酸化シリ
コン膜１６を堆積し、その表面をエッチバックして平坦
化する。その後の工程は、前記実施例１、２とほぼ同様
であるため、その説明は省略する。
【００４５】（実施例４）図１８は、本実施例のバイポ
ーラ−ＣＭＯＳ ＬＳＩを形成した半導体基板１の平面
図、図１９は、図１８のＡ−Ａ' 線における断面図であ
る。
ーラ−ＣＭＯＳ ＬＳＩを形成した半導体基板１の平面
図、図１９は、図１８のＡ−Ａ' 線における断面図であ
る。
【００４６】ＳＯＩ構造で構成された半導体基板１のシ
リコンウエハ２上には、シリコン薄膜層３ａ，３ｂ，３
ｃが接着層４を介して貼り合わされており、それぞれの
シリコン薄膜層３ａ，３ｂ，３ｃの間には溝６が設けら
れている。
リコンウエハ２上には、シリコン薄膜層３ａ，３ｂ，３
ｃが接着層４を介して貼り合わされており、それぞれの
シリコン薄膜層３ａ，３ｂ，３ｃの間には溝６が設けら
れている。
【００４７】シリコン薄膜層３ａの主面には、例えば２
層ポリシリバイポーラプロセスで製造されたバイポーラ
トランジスタが形成されている。また、シリコン薄膜層
３ｂの主面には、ＣＭＯＳＦＥＴが形成されている。さ
らに、シリコン薄膜層３ｃの主面には、例えばＳＥＰＴ
プロセス（またはＳＩＣＯＳプロセス）で製造された高
速バイポーラトランジスタが形成されている。これらの
バイポーラトランジスタとＣＭＯＳＦＥＴは、配線１３
によって互いに接続され、これによってシリコンウエハ
２上に２種のバイポーラトランジスタとＣＭＯＳＦＥＴ
とで構成されたバイポーラ−ＣＭＯＳ ＬＳＩが形成さ
れている。
層ポリシリバイポーラプロセスで製造されたバイポーラ
トランジスタが形成されている。また、シリコン薄膜層
３ｂの主面には、ＣＭＯＳＦＥＴが形成されている。さ
らに、シリコン薄膜層３ｃの主面には、例えばＳＥＰＴ
プロセス（またはＳＩＣＯＳプロセス）で製造された高
速バイポーラトランジスタが形成されている。これらの
バイポーラトランジスタとＣＭＯＳＦＥＴは、配線１３
によって互いに接続され、これによってシリコンウエハ
２上に２種のバイポーラトランジスタとＣＭＯＳＦＥＴ
とで構成されたバイポーラ−ＣＭＯＳ ＬＳＩが形成さ
れている。
【００４８】上記シリコン薄膜層３ａは、図示しない第
２のＳＯＩ基板上でバイポーラトランジスタを形成した
後、前記実施例１、２または３で説明した方法によりシ
リコンウエハ２上に貼り合わせたものである。また、シ
リコン薄膜層３ｃは、図示しない第３のＳＯＩ基板上で
バイポーラトランジスタを形成した後、同じく前記実施
例１、２または３で説明した方法によりシリコンウエハ
２上に貼り合わせたものである。
２のＳＯＩ基板上でバイポーラトランジスタを形成した
後、前記実施例１、２または３で説明した方法によりシ
リコンウエハ２上に貼り合わせたものである。また、シ
リコン薄膜層３ｃは、図示しない第３のＳＯＩ基板上で
バイポーラトランジスタを形成した後、同じく前記実施
例１、２または３で説明した方法によりシリコンウエハ
２上に貼り合わせたものである。
【００４９】本実施例によれば、２層ポリシリバイポー
ラプロセスで製造されたバイポーラトランジスタとＳＥ
ＰＴプロセス（またはＳＩＣＯＳプロセス）で製造され
た高速バイポーラトランジスタとＣＭＯＳＦＥＴとで構
成されたバイポーラ−ＣＭＯＳ ＬＳＩをＳＯＩ基板１
上に形成することが可能となる。
ラプロセスで製造されたバイポーラトランジスタとＳＥ
ＰＴプロセス（またはＳＩＣＯＳプロセス）で製造され
た高速バイポーラトランジスタとＣＭＯＳＦＥＴとで構
成されたバイポーラ−ＣＭＯＳ ＬＳＩをＳＯＩ基板１
上に形成することが可能となる。
【００５０】図２０は、他のＳＯＩ基板から取り除いた
シリコン薄膜層３ａをＳＯＩ基板１上に貼り合わせる時
のレイアウトを示す平面図である。貼り合わせる位置の
精度の要求に応じて位置合わせ箇所を１箇所（同図(a))
から４箇所（同図(d))まで変えることができる。
シリコン薄膜層３ａをＳＯＩ基板１上に貼り合わせる時
のレイアウトを示す平面図である。貼り合わせる位置の
精度の要求に応じて位置合わせ箇所を１箇所（同図(a))
から４箇所（同図(d))まで変えることができる。
【００５１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００５２】前記実施例１〜４ではバイポーラ−ＣＭＯ
Ｓ ＬＳＩの製造方法について説明したが、本発明はこ
れに限定されるものではなく、同一半導体基板上に２種
以上の半導体素子を含むＬＳＩを形成する場合に広く適
用することが可能である。
Ｓ ＬＳＩの製造方法について説明したが、本発明はこ
れに限定されるものではなく、同一半導体基板上に２種
以上の半導体素子を含むＬＳＩを形成する場合に広く適
用することが可能である。
【００５３】前記実施例１〜４ではＳＯＩ基板を用いた
が、これに限定されるものではなく、例えば通常のシリ
コンウエハの裏面を研磨して数μｍ程度に薄膜化したも
のをシリコン薄膜層として用いてもよい。
が、これに限定されるものではなく、例えば通常のシリ
コンウエハの裏面を研磨して数μｍ程度に薄膜化したも
のをシリコン薄膜層として用いてもよい。
【００５４】また、本発明はＬＳＩの欠陥修正にも利用
することができる。すなわち、１枚の半導体基板上に形
成した多数のシリコン薄膜層のそれぞれにトランジスタ
を形成した後、不良のトランジスタを含むシリコン薄膜
層を取り除き、その空き領域に別の半導体基板上で形成
した良品のシリコン薄膜層を貼り合わせてもよい。
することができる。すなわち、１枚の半導体基板上に形
成した多数のシリコン薄膜層のそれぞれにトランジスタ
を形成した後、不良のトランジスタを含むシリコン薄膜
層を取り除き、その空き領域に別の半導体基板上で形成
した良品のシリコン薄膜層を貼り合わせてもよい。
【００５５】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００５６】(1).本発明によれば、第２半導体基板から
取り除いた第２半導体薄膜層を第１半導体基板上に貼り
合わせる際、第２半導体薄膜層の実際の位置と設計上の
位置との誤差を極めて少なくすることができるので、第
２半導体薄膜層の主面に形成された第２半導体素子（例
えばバイポーラトランジスタ）と第１半導体薄膜層の主
面に形成された第１半導体素子（例えばＣＭＯＳＦＥ
Ｔ）とを配線によって確実に接続することができる。
取り除いた第２半導体薄膜層を第１半導体基板上に貼り
合わせる際、第２半導体薄膜層の実際の位置と設計上の
位置との誤差を極めて少なくすることができるので、第
２半導体薄膜層の主面に形成された第２半導体素子（例
えばバイポーラトランジスタ）と第１半導体薄膜層の主
面に形成された第１半導体素子（例えばＣＭＯＳＦＥ
Ｔ）とを配線によって確実に接続することができる。
【００５７】(2).本発明によれば、バイポーラトランジ
スタやＣＭＯＳＦＥＴの製造工程を増やしたり、製造歩
留りを低下させるたりすることなく、半導体基板上にバ
イポーラ−ＣＭＯＳ ＬＳＩを形成することができる。
スタやＣＭＯＳＦＥＴの製造工程を増やしたり、製造歩
留りを低下させるたりすることなく、半導体基板上にバ
イポーラ−ＣＭＯＳ ＬＳＩを形成することができる。
【００５８】(3).本発明によれば、バイポーラトランジ
スタやＣＭＯＳＦＥＴの性能および集積度を低下させる
ことなく、半導体基板上にバイポーラ−ＣＭＯＳ ＬＳ
Ｉを形成することができる。
スタやＣＭＯＳＦＥＴの性能および集積度を低下させる
ことなく、半導体基板上にバイポーラ−ＣＭＯＳ ＬＳ
Ｉを形成することができる。
【図１】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の平面図である。
置の製造方法を示す半導体基板の平面図である。
【図１９】図１８のＡ−Ａ' 線における断面図である。
【図２０】半導体基板から取り除いた半導体薄膜層を他
の半導体基板上に貼り合わせる時のレイアウトを示す平
面図である。
の半導体基板上に貼り合わせる時のレイアウトを示す平
面図である。
１ ＳＯＩ基板 ２ シリコンウエハ ３ａ シリコン薄膜層 ３ｂ シリコン薄膜層 ３ｃ シリコン薄膜層 ４ 接着層 ５ 酸化シリコン膜 ６ 溝 ７ 窒化シリコン膜 ８ フォトレジスト ９ 開孔 １０ フォトレジスト １１ ＢＰＳＧ膜 １１ａ サイドウォールスペーサ １２ 酸化シリコン膜 １３ 配線 １４ パッシベーション膜 １５ フォトレジスト １６ 酸化シリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 21/762
Claims (6)
- 【請求項１】 下記の工程(a) 〜(e) を有することを特
徴とする半導体集積回路装置の製造方法。(a) 第１半導
体基板上に形成した複数の第１半導体薄膜層のそれぞれ
の主面に第１半導体素子を形成し、第２半導体基板上に
形成した複数の第２半導体薄膜層のそれぞれの主面に第
２半導体素子を形成する工程、(b) 前記複数の第１半導
体薄膜層の一部を前記第１半導体基板上から取り除き、
前記複数の第２半導体薄膜層の一部を前記第２半導体基
板上から取り除く工程、(c) 前記第１半導体基板上に絶
縁膜を堆積した後、前記絶縁膜をエッチングして前記第
１半導体基板上に残った前記第１半導体薄膜層の側壁に
サイドウォールスペーサを形成する工程、(d) 前記第２
半導体基板上から取り除いた前記第２半導体薄膜層を前
記第１半導体基板上の前記第１半導体薄膜層を取り除い
た領域に載置し、前記第１半導体薄膜層の側壁に形成し
た前記サイドウォールスペーサと接するように位置決め
する工程、(e) 前記第２半導体薄膜層を前記第１半導体
基板上に接合した後、前記第１半導体薄膜層の主面に形
成した前記第１半導体素子と前記第２半導体薄膜層の主
面に形成した前記第２半導体素子とを配線により接続す
る工程。 - 【請求項２】 前記工程(c) で前記第１半導体基板上に
リフロー性を有する絶縁膜を堆積し、その後の工程で前
記第１半導体基板を熱処理して前記サイドウォールスペ
ーサをリフローさせることを特徴とする請求項１記載の
半導体集積回路装置の製造方法。 - 【請求項３】 下記の工程(a) 〜(e) を有することを特
徴とする半導体集積回路装置の製造方法。(a) 第１半導
体基板上に形成した複数の第１半導体薄膜層のそれぞれ
の主面に第１半導体素子を形成し、第２半導体基板上に
形成した複数の第２半導体薄膜層のそれぞれの主面に第
２半導体素子を形成する工程、(b) 前記複数の第１半導
体薄膜層の一部を前記第１半導体基板上から取り除き、
前記複数の第２半導体薄膜層の一部を前記第２半導体基
板上から取り除く工程、(c) 前記第１半導体基板上に絶
縁膜を堆積した後、前記絶縁膜をエッチングして前記第
１半導体基板上に残った前記第１半導体薄膜層の上面お
よび側壁に前記絶縁膜を残す工程、(d) 前記第２半導体
基板上から取り除いた前記第２半導体薄膜層を前記第１
半導体基板上の前記第１半導体薄膜層を取り除いた領域
に載置し、前記第１半導体薄膜層の側壁に残った前記絶
縁膜と接するように位置決めする工程、(e) 前記第２半
導体薄膜層を前記第１半導体基板上に接合した後、前記
第１半導体薄膜層の主面に形成した前記第１半導体素子
と前記第２半導体薄膜層の主面に形成した前記第２半導
体素子とを配線により接続する工程。 - 【請求項４】 下記の工程(a) 〜(d) を有することを特
徴とする半導体集積回路装置の製造方法。(a) 第１半導
体基板上に形成した複数の第１半導体薄膜層のそれぞれ
の主面に第１半導体素子を形成し、第２半導体基板上に
形成した複数の第２半導体薄膜層のそれぞれの主面に第
２半導体素子を形成する工程、(b) フォトレジストをマ
スクにしたエッチングで前記複数の第１半導体薄膜層の
一部を前記第１半導体基板上から取り除き、前記複数の
第２半導体薄膜層の一部を前記第２半導体基板上から取
り除く工程、(c) 前記第２半導体基板上から取り除いた
前記第２半導体薄膜層を前記第１半導体基板上の前記第
１半導体薄膜層を取り除いた領域に載置し、前記第１半
導体薄膜層の側壁に残した前記フォトレジストと接する
ように位置決めする工程、(d) 前記フォトレジストを除
去した後、前記第２半導体薄膜層を前記第１半導体基板
上に接合し、前記第１半導体薄膜層の主面に形成した前
記第１半導体素子と前記第２半導体薄膜層の主面に形成
した前記第２半導体素子とを配線により接続する工程。 - 【請求項５】 前記第１半導体基板上の前記第１半導体
薄膜層の主面にバイポーラトランジスタを形成し、前記
第２半導体基板上の前記第２半導体薄膜層の主面に相補
型ＭＩＳＦＥＴを形成し、前記バイポーラトランジスタ
と前記相補型ＭＩＳＦＥＴとを前記配線により接続し
て、前記第１半導体基板上にバイポーラ−ＣＭＯＳ Ｌ
ＳＩを形成することを特徴とする請求項１、２、３また
は４記載の半導体集積回路装置の製造方法。 - 【請求項６】 前記半導体基板がＳＯＩ基板であること
を特徴とする請求項１、２、３、４または５記載の半導
体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33671293A JPH07202052A (ja) | 1993-12-28 | 1993-12-28 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33671293A JPH07202052A (ja) | 1993-12-28 | 1993-12-28 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202052A true JPH07202052A (ja) | 1995-08-04 |
Family
ID=18302017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33671293A Pending JPH07202052A (ja) | 1993-12-28 | 1993-12-28 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07202052A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004017410A1 (ja) * | 2002-08-19 | 2004-02-26 | Seiko Epson Corporation | 強誘電体メモリおよびその製造方法 |
-
1993
- 1993-12-28 JP JP33671293A patent/JPH07202052A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004017410A1 (ja) * | 2002-08-19 | 2004-02-26 | Seiko Epson Corporation | 強誘電体メモリおよびその製造方法 |
| US6917063B2 (en) | 2002-08-19 | 2005-07-12 | Seiko Epson Corporation | Ferroelectric memory and method of fabricating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04335571A (ja) | 位置合わせマークの形成方法 | |
| EP0111651A2 (en) | Semiconductor device comprising dielectric isolation regions | |
| JPH07202052A (ja) | 半導体集積回路装置の製造方法 | |
| CN100505208C (zh) | 制造半导体器件的方法以及由所述方法获得的半导体器件 | |
| JPS6038831A (ja) | 半導体装置およびその製造方法 | |
| US7452781B2 (en) | Method for manufacturing a semiconductor substrate, method for manufacturing a semiconductor device, and the semiconductor device | |
| JPH021917A (ja) | 半導体集積回路 | |
| JP4227727B2 (ja) | 半導体素子のオーバーレイバーニヤ形成方法 | |
| JP5069851B2 (ja) | 半導体装置 | |
| JP2812013B2 (ja) | 半導体装置の製造方法 | |
| JPH06177351A (ja) | 半導体装置の製造方法 | |
| JPH1197522A (ja) | 誘電体分離基板およびその製造方法 | |
| JP3198343B2 (ja) | 三次元集積回路装置の製造方法 | |
| JPS6161539B2 (ja) | ||
| JP3296270B2 (ja) | 半導体装置及びその製造方法 | |
| JPS61172346A (ja) | 半導体集積回路装置 | |
| JP2765965B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP3595092B2 (ja) | 半導体装置の製造方法 | |
| JPS63202035A (ja) | 半導体装置の製造方法 | |
| JPS61135136A (ja) | 半導体装置の製造方法 | |
| JPH01239941A (ja) | 半導体装置 | |
| JPS61125152A (ja) | 半導体装置の製造方法 | |
| JPH07147391A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS60206150A (ja) | 半導体装置の製造方法 | |
| US20080237778A1 (en) | Semiconductor device and method for manufacturing the same |