JPH04336447A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04336447A JPH04336447A JP3107839A JP10783991A JPH04336447A JP H04336447 A JPH04336447 A JP H04336447A JP 3107839 A JP3107839 A JP 3107839A JP 10783991 A JP10783991 A JP 10783991A JP H04336447 A JPH04336447 A JP H04336447A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は，バイポーラトランジス
タ等， 半導体基板の選択酸化による素子絶縁分離膜等
の形成方法に関する。
タ等， 半導体基板の選択酸化による素子絶縁分離膜等
の形成方法に関する。
【０００２】近年の半導体装置においては，素子の高集
積化，微細化が要求されている。このため，従来の半導
体装置表面の素子絶縁分離膜等の占める割合も大きく，
これら素子絶縁分離膜を縮小する技術の開発が必要とな
る。
積化，微細化が要求されている。このため，従来の半導
体装置表面の素子絶縁分離膜等の占める割合も大きく，
これら素子絶縁分離膜を縮小する技術の開発が必要とな
る。
【０００３】
【従来の技術】図４は従来例の説明図である。図におい
て，２８はＳｉ基板， ２９は第１のＳｉＯ２膜，３０
は第１の Ｓｉ３Ｎ４膜，３１は素子絶縁分離ＳｉＯ２
膜，３２は第２の Ｓｉ３Ｎ４膜，３３はレジスト膜，
３４はトレンチ， ３５は第２のＳｉＯ２膜，３６は
ポリＳｉ膜， ３７は第３のＳｉＯ２膜である。
て，２８はＳｉ基板， ２９は第１のＳｉＯ２膜，３０
は第１の Ｓｉ３Ｎ４膜，３１は素子絶縁分離ＳｉＯ２
膜，３２は第２の Ｓｉ３Ｎ４膜，３３はレジスト膜，
３４はトレンチ， ３５は第２のＳｉＯ２膜，３６は
ポリＳｉ膜， ３７は第３のＳｉＯ２膜である。
【０００４】従来の半導体装置， 例えば， バイポー
ラトランジスタにおいては， 図４に示すプロセスで素
子絶縁分離膜の形成を行っていた。即ち，図４（ａ）に
示すように，シリコン（Ｓｉ）基板２８の表面を薄く酸
化して第１の二酸化シリコン（ＳｉＯ２）膜２９を形成
後，その上に第１の窒化シリコン（Ｓｉ３Ｎ４）膜３０
を成長し，図示しないレジスト膜をマスクとして，第１
の Ｓｉ３Ｎ４膜３０をパタニングする。
ラトランジスタにおいては， 図４に示すプロセスで素
子絶縁分離膜の形成を行っていた。即ち，図４（ａ）に
示すように，シリコン（Ｓｉ）基板２８の表面を薄く酸
化して第１の二酸化シリコン（ＳｉＯ２）膜２９を形成
後，その上に第１の窒化シリコン（Ｓｉ３Ｎ４）膜３０
を成長し，図示しないレジスト膜をマスクとして，第１
の Ｓｉ３Ｎ４膜３０をパタニングする。
【０００５】次いで， 図４（ｂ）に示すように，ＬＯ
ＣＯＳ（選択酸化法）によって，Ｓｉ基板２８を酸化し
て， 素子絶縁分離ＳｉＯ２膜３１を形成する。図４（
ｃ）に示すように，第２の Ｓｉ３Ｎ４膜を被覆し，レ
ジスト膜３３をマスクとして第２の Ｓｉ３Ｎ４膜３２
をパターニングする。
ＣＯＳ（選択酸化法）によって，Ｓｉ基板２８を酸化し
て， 素子絶縁分離ＳｉＯ２膜３１を形成する。図４（
ｃ）に示すように，第２の Ｓｉ３Ｎ４膜を被覆し，レ
ジスト膜３３をマスクとして第２の Ｓｉ３Ｎ４膜３２
をパターニングする。
【０００６】図４（ｄ）に示すように，第２の Ｓｉ３
Ｎ４膜３２をマスクとして， ＲＩＥ 法による異方性
ドライエッチングにより， 素子絶縁分離ＳｉＯ２膜３
１及びＳｉ基板２８をエッチングして， Ｓｉ基板２８
内にトレンチ（溝）３４を形成する。
Ｎ４膜３２をマスクとして， ＲＩＥ 法による異方性
ドライエッチングにより， 素子絶縁分離ＳｉＯ２膜３
１及びＳｉ基板２８をエッチングして， Ｓｉ基板２８
内にトレンチ（溝）３４を形成する。
【０００７】図４（ｅ）に示すように，トレンチ３４の
内壁を酸化して第２のＳｉＯ２膜を形成し，続いて，ト
レンチ３４内に ＣＶＤ法により多結晶シリコン（ポリ
Ｓｉ）膜３６を埋め込む。
内壁を酸化して第２のＳｉＯ２膜を形成し，続いて，ト
レンチ３４内に ＣＶＤ法により多結晶シリコン（ポリ
Ｓｉ）膜３６を埋め込む。
【０００８】図４（ｆ）に示すように，第２の Ｓｉ３
Ｎ４膜３２をマスクとして選択酸化法によりポリＳｉ膜
３６の表面を酸化して第３のＳｉＯ２膜３７を形成し，
素子絶縁分離ＳｉＯ２膜３１とトレンチ３４によるＳ
ｉ基板２８上のバイポーラトランジスタの素子分離が完
了する。
Ｎ４膜３２をマスクとして選択酸化法によりポリＳｉ膜
３６の表面を酸化して第３のＳｉＯ２膜３７を形成し，
素子絶縁分離ＳｉＯ２膜３１とトレンチ３４によるＳ
ｉ基板２８上のバイポーラトランジスタの素子分離が完
了する。
【０００９】この方法では，Ｓｉ基板２８の選択酸化と
，トレンチ３４内のポリＳｉ膜３６の表面の選択酸化と
， 二つの選択酸化法の工程があり，素子絶縁分離膜の
形成完了までの工程が長くなる。
，トレンチ３４内のポリＳｉ膜３６の表面の選択酸化と
， 二つの選択酸化法の工程があり，素子絶縁分離膜の
形成完了までの工程が長くなる。
【００１０】また，選択酸化膜のバーズビーク部からト
レンチ迄の距離に，ある程度の余裕が必要となり，素子
絶縁分離膜（フィールドＳｉＯ２膜）の占める割合が大
きくなる欠点がある。
レンチ迄の距離に，ある程度の余裕が必要となり，素子
絶縁分離膜（フィールドＳｉＯ２膜）の占める割合が大
きくなる欠点がある。
【００１１】
【発明が解決しようとする課題】従って，素子の微細化
が困難となっており，スループットも悪い。本発明は，
選択酸化膜形成のプロセスを減らし，かつ，余分な選択
酸化膜を作らずに微細なトランジスタを形成する方法を
提供することを目的とする。
が困難となっており，スループットも悪い。本発明は，
選択酸化膜形成のプロセスを減らし，かつ，余分な選択
酸化膜を作らずに微細なトランジスタを形成する方法を
提供することを目的とする。
【００１２】
【課題を解決するための手段】図１は本発明の原理説明
図である。図において，１は半導体基板，２は第１の絶
縁膜，３は耐酸化性膜，４は第１のレジスト膜，５はト
レンチ，６は第２の絶縁膜，７はポリＳｉ膜，８は第２
のレジスト膜，９は素子分離絶縁膜である。
図である。図において，１は半導体基板，２は第１の絶
縁膜，３は耐酸化性膜，４は第１のレジスト膜，５はト
レンチ，６は第２の絶縁膜，７はポリＳｉ膜，８は第２
のレジスト膜，９は素子分離絶縁膜である。
【００１３】上記の問題点を解決するためには， 従来
方法の半導体基板のＬＯＣＯＳと，トレンチ内のポリＳ
ｉ膜のＬＯＣＯＳの両方で使用する耐酸化性の Ｓｉ３
Ｎ４膜を兼用して，同時にＬＯＣＯＳを形成することに
より達成できる。
方法の半導体基板のＬＯＣＯＳと，トレンチ内のポリＳ
ｉ膜のＬＯＣＯＳの両方で使用する耐酸化性の Ｓｉ３
Ｎ４膜を兼用して，同時にＬＯＣＯＳを形成することに
より達成できる。
【００１４】即ち， 本発明の目的は， 図１（ａ）に
示すように，半導体基板１上に第１の絶縁膜２，耐酸化
性膜３を順次被覆し， 第１のレジスト膜４をマスクと
して，該耐酸化性膜３をパターニングする工程と，図１
（ｂ）に示すように，該耐酸化性膜３をマスクとして，
該半導体基板１にトレンチ５を形成する工程と，図１
（ｃ）に示すように，該トレンチ５内壁に第２の絶縁膜
６を形成し， 該トレンチ５内にポリＳｉ膜７を埋め込
む工程と，図１（ｄ）に示すように，第２のレジスト膜
８をマスクとして，該耐酸化性膜３をパターニングして
， 図１（ｅ）に示すように，素子分離膜形成領域の該
耐酸化性膜３をエッチング除去する工程と，図１（ｆ）
に示すように，該半導体基板１を選択酸化法により酸化
して， 該半導体基板１上に素子分離絶縁膜９を形成す
る工程とを含むことにより達成される。
示すように，半導体基板１上に第１の絶縁膜２，耐酸化
性膜３を順次被覆し， 第１のレジスト膜４をマスクと
して，該耐酸化性膜３をパターニングする工程と，図１
（ｂ）に示すように，該耐酸化性膜３をマスクとして，
該半導体基板１にトレンチ５を形成する工程と，図１
（ｃ）に示すように，該トレンチ５内壁に第２の絶縁膜
６を形成し， 該トレンチ５内にポリＳｉ膜７を埋め込
む工程と，図１（ｄ）に示すように，第２のレジスト膜
８をマスクとして，該耐酸化性膜３をパターニングして
， 図１（ｅ）に示すように，素子分離膜形成領域の該
耐酸化性膜３をエッチング除去する工程と，図１（ｆ）
に示すように，該半導体基板１を選択酸化法により酸化
して， 該半導体基板１上に素子分離絶縁膜９を形成す
る工程とを含むことにより達成される。
【００１５】
【作用】本発明では， Ｓｉ３Ｎ４膜を先ずトレンチエ
ッチングのマスク材として使用したあと，そのまま残し
て置き，次に，Ｓｉ基板及びトレンチ内のポリＳｉ膜の
両方の選択酸化膜を形成する部分のみ Ｓｉ３Ｎ４膜を
パターニングエッチングして，選択酸化を行う。
ッチングのマスク材として使用したあと，そのまま残し
て置き，次に，Ｓｉ基板及びトレンチ内のポリＳｉ膜の
両方の選択酸化膜を形成する部分のみ Ｓｉ３Ｎ４膜を
パターニングエッチングして，選択酸化を行う。
【００１６】これにより，２回必要であった Ｓｉ３Ｎ
４膜成長，選択酸化法，及び Ｓｉ３Ｎ４膜除去のプロ
セスが１回で済み，またトレンチと素子形成部の間の素
子分離絶縁膜をなくすことができ，素子絶縁分離領域の
占有面積を減らすことができる。
４膜成長，選択酸化法，及び Ｓｉ３Ｎ４膜除去のプロ
セスが１回で済み，またトレンチと素子形成部の間の素
子分離絶縁膜をなくすことができ，素子絶縁分離領域の
占有面積を減らすことができる。
【００１７】
【実施例】図２，図３は本発明の一実施例の工程順模式
断面図である。図において，１０はＳｉ基板， １１は
埋没拡散層， １２はエピタキシャル層， １３は第１
のＳｉＯ２膜，１４は Ｓｉ３Ｎ４膜， １５は第１の
レジスト膜，１６はトレンチ， １７は第２のＳｉＯ２
膜，１８はポリＳｉ膜， １９は第３のＳｉＯ２膜，２
０は第２のレジスト膜，２１は素子分離ＳｉＯ２膜，
２２はコレクタコンタクト拡散層， ２３はベース拡散
層， ２４はエミッタ拡散層， ２５はエミッタ電極，
２６はベース電極， ２７はコレクタ電極である。
断面図である。図において，１０はＳｉ基板， １１は
埋没拡散層， １２はエピタキシャル層， １３は第１
のＳｉＯ２膜，１４は Ｓｉ３Ｎ４膜， １５は第１の
レジスト膜，１６はトレンチ， １７は第２のＳｉＯ２
膜，１８はポリＳｉ膜， １９は第３のＳｉＯ２膜，２
０は第２のレジスト膜，２１は素子分離ＳｉＯ２膜，
２２はコレクタコンタクト拡散層， ２３はベース拡散
層， ２４はエミッタ拡散層， ２５はエミッタ電極，
２６はベース電極， ２７はコレクタ電極である。
【００１８】本発明をバイポーラトランジスタの素子分
離領域形成に適用した位置実施例について説明する。図
２（ａ）に示すように，ｐ型のＳｉ基板１０上にｎ＋
型の埋没拡散層１１を形成し， 更に，ｎ型のエピタキ
シャル層１２を成長する。
離領域形成に適用した位置実施例について説明する。図
２（ａ）に示すように，ｐ型のＳｉ基板１０上にｎ＋
型の埋没拡散層１１を形成し， 更に，ｎ型のエピタキ
シャル層１２を成長する。
【００１９】図２（ｂ）に示すように，Ｓｉ基板１０表
面を塩酸酸化法にて酸化し ２００Åの厚さに第１のＳ
ｉＯ２膜１３を形成し， 続いて， ＣＶＤ 法により
Ｓｉ３Ｎ４膜１４を １，０００Åの厚さに成長する
。
面を塩酸酸化法にて酸化し ２００Åの厚さに第１のＳ
ｉＯ２膜１３を形成し， 続いて， ＣＶＤ 法により
Ｓｉ３Ｎ４膜１４を １，０００Åの厚さに成長する
。
【００２０】そして， １μｍの厚さの第１のレジスト
膜１５をマスクとして， Ｓｉ３Ｎ４膜１４をパター
ニングし， その後， 第１のレジスト膜１５を除去す
る。図２（ｃ）に示すように， Ｓｉ３Ｎ４膜１５をマ
スクとして， ＲＩＥ 法により第１のＳｉＯ２膜１４
， エピタキシャル層１２， 埋没拡散層１１を順次，
異方性ドライエッチングを行い， Ｓｉ基板１０に達す
るトレンチ１６を形成する。
膜１５をマスクとして， Ｓｉ３Ｎ４膜１４をパター
ニングし， その後， 第１のレジスト膜１５を除去す
る。図２（ｃ）に示すように， Ｓｉ３Ｎ４膜１５をマ
スクとして， ＲＩＥ 法により第１のＳｉＯ２膜１４
， エピタキシャル層１２， 埋没拡散層１１を順次，
異方性ドライエッチングを行い， Ｓｉ基板１０に達す
るトレンチ１６を形成する。
【００２１】図２（ｄ）に示すように，トレンチ１６内
壁に第２のＳｉＯ２膜１７を形成し， 続いて， ＣＶ
Ｄ 法によりポリＳｉ膜１８を成長し， 苛性カリを用
いたポリッシングにより，トレンチ１６内にのみポリＳ
ｉ膜１８を埋め込む。
壁に第２のＳｉＯ２膜１７を形成し， 続いて， ＣＶ
Ｄ 法によりポリＳｉ膜１８を成長し， 苛性カリを用
いたポリッシングにより，トレンチ１６内にのみポリＳ
ｉ膜１８を埋め込む。
【００２２】続いて， 図３（ｅ）に示すように，ポリ
Ｓｉ膜１８の表面を選択酸化して， １，０００Åの厚
さに第３のＳｉＯ２膜１９を形成した後， 第２のレジ
スト膜２０をマスクとして，図３（ｆ）に示すように，
素子分離ＳｉＯ２膜形成領域の Ｓｉ３Ｎ４膜１４をエ
ッチング除去する。
Ｓｉ膜１８の表面を選択酸化して， １，０００Åの厚
さに第３のＳｉＯ２膜１９を形成した後， 第２のレジ
スト膜２０をマスクとして，図３（ｆ）に示すように，
素子分離ＳｉＯ２膜形成領域の Ｓｉ３Ｎ４膜１４をエ
ッチング除去する。
【００２３】図３（ｇ）に示すように， Ｓｉ３Ｎ４膜
１４をマスクとして， Ｓｉ基板１０とトレンチ１６内
のポリＳｉ膜１８を同時に， 選択酸化して， Ｓｉ基
板１０上， 並びにトレンチ１６表面に素子分離ＳｉＯ
２膜２１を ６，０００Åの厚さに形成する。
１４をマスクとして， Ｓｉ基板１０とトレンチ１６内
のポリＳｉ膜１８を同時に， 選択酸化して， Ｓｉ基
板１０上， 並びにトレンチ１６表面に素子分離ＳｉＯ
２膜２１を ６，０００Åの厚さに形成する。
【００２４】続いて， 通常の方法により， 不純物拡
散形成，各種成膜，パターニング，エッチング等の工程
を経て，図３（ｈ）に示すようなバイポーラトランジス
タを形成する。
散形成，各種成膜，パターニング，エッチング等の工程
を経て，図３（ｈ）に示すようなバイポーラトランジス
タを形成する。
【００２５】
【発明の効果】以上説明したように， 本発明によれば
， Ｓｉ３Ｎ４膜の成長ならびに除去，選択酸化法等
のプロセスが半減でき，またトレンチと素子形成部の間
の素子分離絶縁膜をなくすことができるので，チップサ
イズの小型化，及び信頼性向上に寄与するところが大き
い。
， Ｓｉ３Ｎ４膜の成長ならびに除去，選択酸化法等
のプロセスが半減でき，またトレンチと素子形成部の間
の素子分離絶縁膜をなくすことができるので，チップサ
イズの小型化，及び信頼性向上に寄与するところが大き
い。
【図１】 本発明の原理説明図
【図２】 本発明の一実施例の工程順模式断面図（そ
の１）
の１）
【図３】 本発明の一実施例の工程順模式断面図（そ
の２）
の２）
【図４】 従来例の説明図
１ 半導体基板
２ 第１の絶縁膜
３ 耐酸化性膜
４ 第１のレジスト膜
５ トレンチ
６ 第２の絶縁膜
７ ポリＳｉ膜
８ 第２のレジスト膜
９ 素子分離絶縁膜
１０ Ｓｉ基板
１１ 埋没拡散層
１２ エピタキシャル層
１３ 第１のＳｉＯ２膜
１４ Ｓｉ３Ｎ４膜
１５ 第１のレジスト膜
１６ トレンチ
１７ 第２のＳｉＯ２膜
１８ ポリＳｉ膜
１９ 第３のＳｉＯ２膜
２０ 第２のレジスト膜
２１ 素子分離ＳｉＯ２膜
２２ コレクタコンタクト拡散層
２３ ベース拡散層
２４ エミッタ拡散層
２５ エミッタ電極
２６ ベース電極
２７ コレクタ電極
Claims (1)
- 【請求項１】 半導体基板（１） 上に第１の絶縁膜
（２），耐酸化性膜（３） を順次被覆し， 第１のレ
ジスト膜 （４） をマスクとして，該耐酸化性膜（
３） をパターニングする工程と，該耐酸化性膜（３）
をマスクとして， 該半導体基板（１） にトレンチ
（５） を形成する工程と，該トレンチ（５） 内壁に
第２の絶縁膜（６） を形成し， 該トレンチ（５）
内に多結晶シリコン膜（７） を埋め込む工程と，第２
のレジスト膜（８） をマスクとして該耐酸化性膜（３
） をパターニングして，素子分離膜形成領域の該耐酸
化性膜（３） をエッチング除去する工程と，該半導体
基板（１） を選択酸化法により酸化して， 該半導体
基板（１） 上に素子分離絶縁膜（９） を形成する工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3107839A JPH04336447A (ja) | 1991-05-14 | 1991-05-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3107839A JPH04336447A (ja) | 1991-05-14 | 1991-05-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04336447A true JPH04336447A (ja) | 1992-11-24 |
Family
ID=14469359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3107839A Withdrawn JPH04336447A (ja) | 1991-05-14 | 1991-05-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04336447A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4340226A1 (de) * | 1993-11-25 | 1995-06-01 | Gold Star Electronics | Bauelement mit Isolationsbereichsstruktur und Verfahren zum Herstellen desselben |
-
1991
- 1991-05-14 JP JP3107839A patent/JPH04336447A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4340226A1 (de) * | 1993-11-25 | 1995-06-01 | Gold Star Electronics | Bauelement mit Isolationsbereichsstruktur und Verfahren zum Herstellen desselben |
| DE4340226C2 (de) * | 1993-11-25 | 2002-03-14 | Gold Star Electronics | Bauelement mit Isolationsbereichsstruktur und Verfahren zum Herstellen desselben |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |