JPH04340806A - コンパレータ回路 - Google Patents
コンパレータ回路Info
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- JPH04340806A JPH04340806A JP3112031A JP11203191A JPH04340806A JP H04340806 A JPH04340806 A JP H04340806A JP 3112031 A JP3112031 A JP 3112031A JP 11203191 A JP11203191 A JP 11203191A JP H04340806 A JPH04340806 A JP H04340806A
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- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 230000006866 deterioration Effects 0.000 abstract 1
- 230000007423 decrease Effects 0.000 description 16
- 229920006395 saturated elastomer Polymers 0.000 description 11
- 238000010586 diagram Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はコンパレータ回路に関し
、特に基準電位にヒステリシスを設けたコンパレータ回
路に関する。
、特に基準電位にヒステリシスを設けたコンパレータ回
路に関する。
【０００２】
【従来の技術】従来のかかるコンパレータ回路、特にヒ
ステリシス付コンパレータ回路を図２および図３を用い
て説明する。
ステリシス付コンパレータ回路を図２および図３を用い
て説明する。
【０００３】図２は従来の一例を示すヒステリシス付コ
ンパレータ回路図である。図２に示すように、従来のヒ
ステリシス付コンパレータ回路は、差動入力段としての
第１および第２のＰＮＰトランジスタＱ１，Ｑ２と、カ
レントミラー回路を構成する第１および第２のＮＰＮト
ランジスタＱ３，Ｑ４と、定電流源Ｉ１と、電源ＶＣＣ
およびＧＮＤ間に接続される第１〜第３の抵抗Ｒ１〜Ｒ
３とを有する。更に、二つの抵抗Ｒ４，Ｒ５と、３つの
ＮＰＮトランジスタＱ８〜Ｑ１０と、定電源Ｉ３〜Ｉ５
と、出力段を形成するＮＰＮトランジスタＱ７および抵
抗Ｒ６とを有している。かかるコンパレータ回路におい
て、トランジスタＱ１のベース電位である入力電位がト
ランジスターＱ２のベース電位であるスレッショルド電
位レベルよりも高いとき、カレントミラー回路の出力側
のＮＰＮトランジスタＱ４は遮断、次段のＮＰＮトラン
ジスタＱ８は飽和状態、また次段のＮＰＮトランジスタ
Ｑ７は遮断することにより、出力端子ＯＵＴの出力電位
レベルはハイレベルとなる。一方、入力端子ＩＮの入力
電位がスレッショルド電位レベルより低いときは、ＮＰ
ＮトランジスタＱ４が飽和、次段のＮＰＮトランジスタ
Ｑ８が遮断、また次段の出力段ＮＰＮトランジスタＱ７
が飽和することにより、出力端子ＯＵＴの出力電位レベ
ルはロウレベルとなる。さらに、出力論理の安定化のた
めに、出力電位レベルがハイレベルの時は、ＮＰＮトラ
ンジスタＱ９が遮断、ＮＰＮトランジスタＱ１０が飽和
することにより、スレッショルド電位レベルはロウレベ
ルとなる。また、出力電位レベルがロウレベルの時は、
トランジスタＱ９が飽和、トランジスタＱ１０が遮断す
ることにより、スレッショルド電位レベルはハイレベル
となる。
ンパレータ回路図である。図２に示すように、従来のヒ
ステリシス付コンパレータ回路は、差動入力段としての
第１および第２のＰＮＰトランジスタＱ１，Ｑ２と、カ
レントミラー回路を構成する第１および第２のＮＰＮト
ランジスタＱ３，Ｑ４と、定電流源Ｉ１と、電源ＶＣＣ
およびＧＮＤ間に接続される第１〜第３の抵抗Ｒ１〜Ｒ
３とを有する。更に、二つの抵抗Ｒ４，Ｒ５と、３つの
ＮＰＮトランジスタＱ８〜Ｑ１０と、定電源Ｉ３〜Ｉ５
と、出力段を形成するＮＰＮトランジスタＱ７および抵
抗Ｒ６とを有している。かかるコンパレータ回路におい
て、トランジスタＱ１のベース電位である入力電位がト
ランジスターＱ２のベース電位であるスレッショルド電
位レベルよりも高いとき、カレントミラー回路の出力側
のＮＰＮトランジスタＱ４は遮断、次段のＮＰＮトラン
ジスタＱ８は飽和状態、また次段のＮＰＮトランジスタ
Ｑ７は遮断することにより、出力端子ＯＵＴの出力電位
レベルはハイレベルとなる。一方、入力端子ＩＮの入力
電位がスレッショルド電位レベルより低いときは、ＮＰ
ＮトランジスタＱ４が飽和、次段のＮＰＮトランジスタ
Ｑ８が遮断、また次段の出力段ＮＰＮトランジスタＱ７
が飽和することにより、出力端子ＯＵＴの出力電位レベ
ルはロウレベルとなる。さらに、出力論理の安定化のた
めに、出力電位レベルがハイレベルの時は、ＮＰＮトラ
ンジスタＱ９が遮断、ＮＰＮトランジスタＱ１０が飽和
することにより、スレッショルド電位レベルはロウレベ
ルとなる。また、出力電位レベルがロウレベルの時は、
トランジスタＱ９が飽和、トランジスタＱ１０が遮断す
ることにより、スレッショルド電位レベルはハイレベル
となる。
【０００４】図３は図２における回路の入力条件により
チャタリングレベルの相違を説明するための電位波形図
である。図３に示すように、ここでは入力電位とスレッ
ショルド電位の変化、およびそれに基ずくＮＰＮトラン
ジスタＱ８のベース電位を変化を表わしている。まず、
時刻ｔ＝ｔ１，ｔ３，ｔ５においては、入力電位の低下
により入力電位＜スレッショルド電位の関係になる。ま
た、時間ｔ１＜ｔ≦ｔ３，ｔ３＜ｔ≦ｔ５，ｔ５＜ｔ≦
ｔ７は、スレッショルド電位の低下により、入力電位＞
スレッショルド電位になる時刻からスレッショルド電位
の復帰により、入力電位＜スレッショルド電位になる時
刻までの時間を表わしている。更に、時刻ｔ＝ｔ２，ｔ
４，ｔ６においては、スレッショルド電位のロウレベル
電位以下への低下が最大になる時刻を表わしている。
チャタリングレベルの相違を説明するための電位波形図
である。図３に示すように、ここでは入力電位とスレッ
ショルド電位の変化、およびそれに基ずくＮＰＮトラン
ジスタＱ８のベース電位を変化を表わしている。まず、
時刻ｔ＝ｔ１，ｔ３，ｔ５においては、入力電位の低下
により入力電位＜スレッショルド電位の関係になる。ま
た、時間ｔ１＜ｔ≦ｔ３，ｔ３＜ｔ≦ｔ５，ｔ５＜ｔ≦
ｔ７は、スレッショルド電位の低下により、入力電位＞
スレッショルド電位になる時刻からスレッショルド電位
の復帰により、入力電位＜スレッショルド電位になる時
刻までの時間を表わしている。更に、時刻ｔ＝ｔ２，ｔ
４，ｔ６においては、スレッショルド電位のロウレベル
電位以下への低下が最大になる時刻を表わしている。
【０００５】次に、回路動作について更に説明する。ま
ず、ＰＮＰトランジスタＱ１のベース電位である入力電
位がＰＮＰトランジスタＱ２のベース電位であるスレッ
ショルド電位に対してハイレベルからロウレベルへ低下
する時、ＮＰＮトランジスタＱ１０のベース電位は、ハ
イレベル電位からロウレベル電位へ、またコレクタ電位
は、ロウレベル電位からハイレベル電位へそれぞれ反転
する。このとき、トランジスタＱ１０のベース電位にお
けるハイレベル電位からロウレベル電位への低下は、ト
ランジスタＱ１０のコレクタ・ベース間容量によりトラ
ンジスタＱ１０のコレクタへ伝達されるため、トランジ
スタＱ１０のコレクタ電位、すなわちスレッショルド電
位は、ロウレベル電位からハイレベル電位への反転直前
に、ロウレベル電位以下の電位に低下してしまう。
ず、ＰＮＰトランジスタＱ１のベース電位である入力電
位がＰＮＰトランジスタＱ２のベース電位であるスレッ
ショルド電位に対してハイレベルからロウレベルへ低下
する時、ＮＰＮトランジスタＱ１０のベース電位は、ハ
イレベル電位からロウレベル電位へ、またコレクタ電位
は、ロウレベル電位からハイレベル電位へそれぞれ反転
する。このとき、トランジスタＱ１０のベース電位にお
けるハイレベル電位からロウレベル電位への低下は、ト
ランジスタＱ１０のコレクタ・ベース間容量によりトラ
ンジスタＱ１０のコレクタへ伝達されるため、トランジ
スタＱ１０のコレクタ電位、すなわちスレッショルド電
位は、ロウレベル電位からハイレベル電位への反転直前
に、ロウレベル電位以下の電位に低下してしまう。
【０００６】例えば、トランジスタＱ１０がＱＮ６飽和
時のベース電位をＶＢ、トランジスタＱ１０をコレクタ
・ベース間容量をＣとし、さらにトランジスタＱ９が遮
断から飽和状態への変化によるトランジスタＱ１０のベ
ース電位の低下の過程を 時刻ｔ＝０でＱ１０のベース電位はＶＢ０＜ｔ＜ＴでＱ
１０のベース電位はＶＢ−ＶＢ．ｔ／Ｔｔ＝ＴでＱ１０
のベース電位は０ と表現すると、時刻０≦ｔ≦ＴにおけるトランジスタＱ
１０のコレクタ電位ＶＣ（ｔ）は
時のベース電位をＶＢ、トランジスタＱ１０をコレクタ
・ベース間容量をＣとし、さらにトランジスタＱ９が遮
断から飽和状態への変化によるトランジスタＱ１０のベ
ース電位の低下の過程を 時刻ｔ＝０でＱ１０のベース電位はＶＢ０＜ｔ＜ＴでＱ
１０のベース電位はＶＢ−ＶＢ．ｔ／Ｔｔ＝ＴでＱ１０
のベース電位は０ と表現すると、時刻０≦ｔ≦ＴにおけるトランジスタＱ
１０のコレクタ電位ＶＣ（ｔ）は
【０００７】
【０００８】となる。すなわち、トランジスタＱ１０の
ベース電位の低下時間（Ｔ）が短かい程、トランジスタ
Ｑ１０コレクタ電位及びトランジスタＱ２のベース電位
であるスレッショルド電位のロウレベル電位以下の電位
への低下レベルは大きくなる。
ベース電位の低下時間（Ｔ）が短かい程、トランジスタ
Ｑ１０コレクタ電位及びトランジスタＱ２のベース電位
であるスレッショルド電位のロウレベル電位以下の電位
への低下レベルは大きくなる。
【０００９】このように、上述したコンパレータ回路の
構成では、トランジスタＱ１０のベース電位の低下時間
、すなわちスレッショルド電位のロウレベル電位以下の
電位への低下レベルは、トランジスタＱ９のｇｍにより
ほぼ決まり、入力電位の低下時間の影響をほとんど受け
ない。従って、入力電位の連続的な低下により、入力電
位がスレッショルド電位を横切るときのスレッショルド
電位のロウレベル電位以下の低下において、スレッショ
ルド電位の低下により、入力電位＞スレッショルド電位
になる時刻からスレッショルド電位の復帰により、入力
電位＜スレッショルド電位になる時刻までの時間Ｔ０は
入力電位の低下スピードに依存する。そのため、入力電
位の低下スピードがおそい程、時間Ｔ０は長くなる。
構成では、トランジスタＱ１０のベース電位の低下時間
、すなわちスレッショルド電位のロウレベル電位以下の
電位への低下レベルは、トランジスタＱ９のｇｍにより
ほぼ決まり、入力電位の低下時間の影響をほとんど受け
ない。従って、入力電位の連続的な低下により、入力電
位がスレッショルド電位を横切るときのスレッショルド
電位のロウレベル電位以下の低下において、スレッショ
ルド電位の低下により、入力電位＞スレッショルド電位
になる時刻からスレッショルド電位の復帰により、入力
電位＜スレッショルド電位になる時刻までの時間Ｔ０は
入力電位の低下スピードに依存する。そのため、入力電
位の低下スピードがおそい程、時間Ｔ０は長くなる。
【００１０】
【発明が解決しようとする課題】上述した従来のコンパ
レータ回路は、入力電位の低下スピードに応じたＴ０が
トランジスタＱ８のベース電位をハイレベル反転させて
しまう程に長いとき、スレッショルド電位および入力電
位の追いかけあいが生じ、出力はチャタリングを生ずる
という欠点がある。
レータ回路は、入力電位の低下スピードに応じたＴ０が
トランジスタＱ８のベース電位をハイレベル反転させて
しまう程に長いとき、スレッショルド電位および入力電
位の追いかけあいが生じ、出力はチャタリングを生ずる
という欠点がある。
【００１１】本発明の目的は、かかる入力電位とスレッ
ショルド電位の追いかけあいによって生ずる出力のチャ
タリングを抑制することができるコンパレータ回路を提
供することにある。
ショルド電位の追いかけあいによって生ずる出力のチャ
タリングを抑制することができるコンパレータ回路を提
供することにある。
【００１２】
【課題を解決するための手段】本発明のコンパレータ回
路は、ベースを入力端子に接続した第１のＰＮＰトラン
ジスタと、第１の電源および第２の電源間に直列接続し
た第１，第２，第３の抵抗と、ベースを前記第１，第２
の抵抗の交点に接続した第２のＰＮＰトランジスタと、
互いに接続された前記第１，第２のＰＮＰトランジスタ
のエミッタおよび前記第１の電源間に接続した第１の定
電流源と、コレクタおよびベースを前記第１のＰＮＰト
ランジスタのコレクタに接続し且つエミッタを前記第２
の電源に接続した第１のＰＮＰトランジスタと、ベース
を前記第１のＮＰＮトランジスタのベースに且つコレク
タおよびエミッタをそれぞれ前記第２のＰＮＰトランジ
スタのコレクタおよび前記第２の電源に接続した第２の
ＮＰＮトランジスタとを含むコンパレータ回路において
、前記第２，第３の抵抗の交点にコレクタを接続しエミ
ッタを前記第２の電源に接続した第３のＮＰＮトランジ
スタと、前記第３のＮＰＮトランジスタのベースおよび
前記第２のＮＰＮトランジスタのコレクタ間に接続され
た第４の抵抗と、エミッタを前記第２の電源に接続した
第４のＮＰＮトランジスタと、前記第４のＮＰＮトラン
ジスタのベースおよび前記第２のＮＰＮトランジスタの
コレクタ間に接続された第５の抵抗と、ベースを前記第
４のＮＰＮトランジスタのコレクタに接続し且つエミッ
タを前記第２の電源に接続した第５のＮＰＮトランジス
タと、前記第４のＮＰＮトランジスタのコレクタおよび
前記第１の電源間に接続した第２の定電流源と、前記第
５のＮＰＮトランジスタのコレクタおよび前記第１の電
源間に接続された第６の抵抗とを有し、前記第５のＮＰ
Ｎトランジスタのコレクタに出力端子を接続して構成さ
れる。
路は、ベースを入力端子に接続した第１のＰＮＰトラン
ジスタと、第１の電源および第２の電源間に直列接続し
た第１，第２，第３の抵抗と、ベースを前記第１，第２
の抵抗の交点に接続した第２のＰＮＰトランジスタと、
互いに接続された前記第１，第２のＰＮＰトランジスタ
のエミッタおよび前記第１の電源間に接続した第１の定
電流源と、コレクタおよびベースを前記第１のＰＮＰト
ランジスタのコレクタに接続し且つエミッタを前記第２
の電源に接続した第１のＰＮＰトランジスタと、ベース
を前記第１のＮＰＮトランジスタのベースに且つコレク
タおよびエミッタをそれぞれ前記第２のＰＮＰトランジ
スタのコレクタおよび前記第２の電源に接続した第２の
ＮＰＮトランジスタとを含むコンパレータ回路において
、前記第２，第３の抵抗の交点にコレクタを接続しエミ
ッタを前記第２の電源に接続した第３のＮＰＮトランジ
スタと、前記第３のＮＰＮトランジスタのベースおよび
前記第２のＮＰＮトランジスタのコレクタ間に接続され
た第４の抵抗と、エミッタを前記第２の電源に接続した
第４のＮＰＮトランジスタと、前記第４のＮＰＮトラン
ジスタのベースおよび前記第２のＮＰＮトランジスタの
コレクタ間に接続された第５の抵抗と、ベースを前記第
４のＮＰＮトランジスタのコレクタに接続し且つエミッ
タを前記第２の電源に接続した第５のＮＰＮトランジス
タと、前記第４のＮＰＮトランジスタのコレクタおよび
前記第１の電源間に接続した第２の定電流源と、前記第
５のＮＰＮトランジスタのコレクタおよび前記第１の電
源間に接続された第６の抵抗とを有し、前記第５のＮＰ
Ｎトランジスタのコレクタに出力端子を接続して構成さ
れる。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】図１は本発明の一実施例を示すヒステリシ
ス付コンパレータ回路図である。図１に示すように、本
実施例は前述した図２の従来例と比較して、第１，第２
および第５のＰＮＰトランジスタのＱ１，Ｑ２，Ｑ７と
、第１および第２のＮＰＮトランジスタＱ３，Ｑ４と、
定電流源Ｉ１と、抵抗Ｒ１，Ｒ２，Ｒ３およびＲ６とに
ついては同一であり、第３，第４のＮＰＮトランジスタ
Ｑ５，Ｑ６と、抵抗Ｒ４，Ｒ５と、定電流源Ｉ２とが相
違している。尚、第５のトランジスタＱ７については、
ベースの接続が異っている。かかる素子はスレッショル
ド電位および入力電位の追いかけ合いによる出力のチャ
タリングを防止するために用いている。
ス付コンパレータ回路図である。図１に示すように、本
実施例は前述した図２の従来例と比較して、第１，第２
および第５のＰＮＰトランジスタのＱ１，Ｑ２，Ｑ７と
、第１および第２のＮＰＮトランジスタＱ３，Ｑ４と、
定電流源Ｉ１と、抵抗Ｒ１，Ｒ２，Ｒ３およびＲ６とに
ついては同一であり、第３，第４のＮＰＮトランジスタ
Ｑ５，Ｑ６と、抵抗Ｒ４，Ｒ５と、定電流源Ｉ２とが相
違している。尚、第５のトランジスタＱ７については、
ベースの接続が異っている。かかる素子はスレッショル
ド電位および入力電位の追いかけ合いによる出力のチャ
タリングを防止するために用いている。
【００１５】まず、トランジスタＱ１のベース電位であ
る入力端子ＩＮの電位がトランジスタＱ２のベース電位
であるスレッショルド電位レベルよりも高いとき、第２
のＮＰＮトランジスタＱ４が遮断、第３のＮＰＮトラン
ジスタＱ５が飽和、第４のＮＰＮトランジスタＱ６が飽
和、第５のＮＰＮトランジスタＱ７が遮断することによ
り、出力端子ＯＵＴの出力電位レベルはハイレベル、ス
レッショルド電位レベルはロウレベルとなる。また逆に
、入力端子ＩＮの電位がスレッショルド電位レベルより
も低いとき、第２のＮＰＮトランジスタＱ４が飽和、第
３のＮＰＮトランジスタＱ５が遮断、第４のＮＰＮトラ
ンジスタＱ６が遮断、第５のＮＰＮトランジスタＱ７が
飽和することにより、出力端子ＯＵＴの出力電位レベル
はロウレベル、スレッショルド電位レベルはハイレベル
を出力する。また、入力端子ＩＮの電位が連続的な低下
によりスレッショルド電位レベルを横切るとき、第２の
ＮＰＮトランジスタＱ４が遮断状態から飽和状態に変わ
ることにより、第３のＮＰＮトランジスタＱ５のベース
電位は低下するので、第３のＮＰＮトランジスタＱ５は
飽和状態から遮断状態に変化する。この第３のＮＰＮト
ランジスタＱ５のベース電位の低下時間は、第２のＮＰ
ＮトランジスタＱ４のコレクタ電流が０から第１の定電
流源Ｉ１へ増大する時間により決定される。しかも、こ
のトランジスタＱ４のコレクタ電流が０からＩ１へ増大
する時間は、本実施例の差動増幅回路の場合、入力電位
が［スレッショルド電位＋２５ｍＶ］から［スレッショ
ルド電位−２５Ｖ］まで変化する時間で近似することが
できる。すなわち、０からＩ１への増大時間は入力端子
ＩＮの電位の低下時間に直接影響される。従って、本実
施例のコンパレータ回路はスレッショルド電位のロウレ
ベルからハイレベルへ反転する直前のロウレベル以下の
電位への低下レベルを入力電位の低下時間に依存させる
ことができる。
る入力端子ＩＮの電位がトランジスタＱ２のベース電位
であるスレッショルド電位レベルよりも高いとき、第２
のＮＰＮトランジスタＱ４が遮断、第３のＮＰＮトラン
ジスタＱ５が飽和、第４のＮＰＮトランジスタＱ６が飽
和、第５のＮＰＮトランジスタＱ７が遮断することによ
り、出力端子ＯＵＴの出力電位レベルはハイレベル、ス
レッショルド電位レベルはロウレベルとなる。また逆に
、入力端子ＩＮの電位がスレッショルド電位レベルより
も低いとき、第２のＮＰＮトランジスタＱ４が飽和、第
３のＮＰＮトランジスタＱ５が遮断、第４のＮＰＮトラ
ンジスタＱ６が遮断、第５のＮＰＮトランジスタＱ７が
飽和することにより、出力端子ＯＵＴの出力電位レベル
はロウレベル、スレッショルド電位レベルはハイレベル
を出力する。また、入力端子ＩＮの電位が連続的な低下
によりスレッショルド電位レベルを横切るとき、第２の
ＮＰＮトランジスタＱ４が遮断状態から飽和状態に変わ
ることにより、第３のＮＰＮトランジスタＱ５のベース
電位は低下するので、第３のＮＰＮトランジスタＱ５は
飽和状態から遮断状態に変化する。この第３のＮＰＮト
ランジスタＱ５のベース電位の低下時間は、第２のＮＰ
ＮトランジスタＱ４のコレクタ電流が０から第１の定電
流源Ｉ１へ増大する時間により決定される。しかも、こ
のトランジスタＱ４のコレクタ電流が０からＩ１へ増大
する時間は、本実施例の差動増幅回路の場合、入力電位
が［スレッショルド電位＋２５ｍＶ］から［スレッショ
ルド電位−２５Ｖ］まで変化する時間で近似することが
できる。すなわち、０からＩ１への増大時間は入力端子
ＩＮの電位の低下時間に直接影響される。従って、本実
施例のコンパレータ回路はスレッショルド電位のロウレ
ベルからハイレベルへ反転する直前のロウレベル以下の
電位への低下レベルを入力電位の低下時間に依存させる
ことができる。
【００１６】
【発明の効果】以上説明したように、本発明のコンパレ
ータ回路は、入力信号の低下時間の増大とともに、第３
のＮＰＮトランジスタＱ５のベース電位の低下時間、す
なわちスレッショルド電位のロウレベル電位からハイレ
ベル電位へ反転する直前の低下電位が小さくなる。従っ
て、従来との同一入力条件におけるスレッショルド電位
の低下レベルを比較すると、本発明ではスレッショルド
電位の低下レベルが小さくなり、入力電位とスレッショ
ルド電位との追いかけあいにより生じるチャタリングを
抑制できるという効果がある。
ータ回路は、入力信号の低下時間の増大とともに、第３
のＮＰＮトランジスタＱ５のベース電位の低下時間、す
なわちスレッショルド電位のロウレベル電位からハイレ
ベル電位へ反転する直前の低下電位が小さくなる。従っ
て、従来との同一入力条件におけるスレッショルド電位
の低下レベルを比較すると、本発明ではスレッショルド
電位の低下レベルが小さくなり、入力電位とスレッショ
ルド電位との追いかけあいにより生じるチャタリングを
抑制できるという効果がある。
【図１】本発明の一実施例を示すヒステリシス付コンパ
レータ回路である。
レータ回路である。
【図２】従来の一例を示すヒステリシス付コンパレータ
回路である。
回路である。
【図３】図２における回路の入力条件によりチャッタリ
ングレベルの相違を説明するための電位波形図である。
ングレベルの相違を説明するための電位波形図である。
ＩＮ 入力端子
Ｑ１，Ｑ２ ＰＮＰトランジスタＱ３〜Ｑ７
ＮＰＮトランジスタＲ１〜Ｒ６ 抵抗 Ｉ１，Ｉ２ 定電流源 ＶＣＣ 第１の電源 ＧＮＤ 第２の電源 ＯＵＴ 出力端子
ＮＰＮトランジスタＲ１〜Ｒ６ 抵抗 Ｉ１，Ｉ２ 定電流源 ＶＣＣ 第１の電源 ＧＮＤ 第２の電源 ＯＵＴ 出力端子
Claims (2)
- 【請求項１】 ベースを入力端子に接続した第１のＰ
ＮＰトランジスタと、第１の電源および第２の電源間に
直列接続した第１，第２，第３の抵抗と、ベースを前記
第１，第２の抵抗の交点に接続した第２のＰＮＰトラン
ジスタと、互いに接続された前記第１，第２のＰＮＰト
ランジスタのエミッタおよび前記第１の電源間に接続し
た第１の定電流源と、コレクタおよびベースを前記第１
のＰＮＰトランジスタのコレクタに接続し且つエミッタ
を前記第２の電源に接続した第１のＰＮＰトランジスタ
と、ベースを前記第１のＮＰＮトランジスタのベースに
且つコレクタおよびエミッタをそれぞれ前記第２のＰＮ
Ｐトランジスタのコレクタおよび前記第２の電源に接続
した第２のＮＰＮトランジスタとを含むコンパレータ回
路において、前記第２，第３の抵抗の交点にコレクタを
接続しエミッタを前記第２の電源に接続した第３のＮＰ
Ｎトランジスタと、前記第３のＮＰＮトランジスタのベ
ースおよび前記第２のＮＰＮトランジスタのコレクタ間
に接続された第４の抵抗と、エミッタを前記第２の電源
に接続した第４のＮＰＮトランジスタと、前記第４のＮ
ＰＮトランジスタのベースおよび前記第２のＮＰＮトラ
ンジスタのコレクタ間に接続された第５の抵抗と、ベー
スを前記第４のＮＰＮトランジスタのコレクタに接続し
且つエミッタを前記第２の電源に接続した第５のＮＰＮ
トランジスタと、前記第４のＮＰＮトランジスタのコレ
クタおよび前記第１の電源間に接続した第２の定電流源
と、前記第５のＮＰＮトランジスタのコレクタおよび前
記第１の電源間に接続された第６の抵抗とを有し、前記
第５のＮＰＮトランジスタのコレクタに出力端子を接続
したことを特徴とするコンパレータ回路。 - 【請求項２】 前記第１の電源は＋側電源を用い、前
記第２の電源はグランドを用いることを特徴とする請求
項１記載のコンパレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112031A JPH04340806A (ja) | 1991-05-17 | 1991-05-17 | コンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112031A JPH04340806A (ja) | 1991-05-17 | 1991-05-17 | コンパレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04340806A true JPH04340806A (ja) | 1992-11-27 |
Family
ID=14576276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3112031A Pending JPH04340806A (ja) | 1991-05-17 | 1991-05-17 | コンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04340806A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63275217A (ja) * | 1987-05-06 | 1988-11-11 | Mitsubishi Electric Corp | ヒステリシスコンパレ−タ回路 |
-
1991
- 1991-05-17 JP JP3112031A patent/JPH04340806A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63275217A (ja) * | 1987-05-06 | 1988-11-11 | Mitsubishi Electric Corp | ヒステリシスコンパレ−タ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990406 |