JPH04342142A - 高電子移動度電界効果型トランジスタ - Google Patents
高電子移動度電界効果型トランジスタInfo
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- JPH04342142A JPH04342142A JP3140722A JP14072291A JPH04342142A JP H04342142 A JPH04342142 A JP H04342142A JP 3140722 A JP3140722 A JP 3140722A JP 14072291 A JP14072291 A JP 14072291A JP H04342142 A JPH04342142 A JP H04342142A
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- effect transistor
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W10/01—Manufacture or treatment
Landscapes
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は化合物半導体を用いて構
成される高電子移動度電界効果型トランジスタに関する
。
成される高電子移動度電界効果型トランジスタに関する
。
【０００２】
【従来の技術】ＧａＡｓの如き化合物半導体を用いて形
成される高電子移動度電界効果型トランジスタ（いわゆ
るＨＥＭＴ）は、チャネル層とそのチャネル層に対して
バンドギャップ幅の大きいキャリア供給層（電子供給層
）を積層させ、そのヘテロ界面に２次元電子ガスからな
る電子走行領域を形成するように構成されている。また
、通常、電界効果型トランジスタはその活性領域がメサ
エッチングされており、活性領域以外の部分とは段差を
以て区分されている。
成される高電子移動度電界効果型トランジスタ（いわゆ
るＨＥＭＴ）は、チャネル層とそのチャネル層に対して
バンドギャップ幅の大きいキャリア供給層（電子供給層
）を積層させ、そのヘテロ界面に２次元電子ガスからな
る電子走行領域を形成するように構成されている。また
、通常、電界効果型トランジスタはその活性領域がメサ
エッチングされており、活性領域以外の部分とは段差を
以て区分されている。
【０００３】ところで、高電子移動度電界効果型トラン
ジスタとして実績のあるＧａＡｓに代わり、ＩｎＰ基板
上にＡｌＩｎＡｓ層やＧａＩｎＡｓ層等を形成して、高
電子移動度電界効果型トランジスタを構成するものが知
られている（例えば特公平２−６２９４５号公報参照。 ）。この電界効果型トランジスタでは、ＧａＩｎＡｓ層
がチャネル層として機能し、その上層のＡｌＩｎＡｓ層
が電子供給層として機能する。そして、このトランジス
タでは、ＧａＩｎＡｓ層中の電子の有効質量が小さいた
めに、ＧａＡｓ／ＡｌＧａＡｓ系の電界効果型トランジ
スタに比べて高い電子移動度が得られる。
ジスタとして実績のあるＧａＡｓに代わり、ＩｎＰ基板
上にＡｌＩｎＡｓ層やＧａＩｎＡｓ層等を形成して、高
電子移動度電界効果型トランジスタを構成するものが知
られている（例えば特公平２−６２９４５号公報参照。 ）。この電界効果型トランジスタでは、ＧａＩｎＡｓ層
がチャネル層として機能し、その上層のＡｌＩｎＡｓ層
が電子供給層として機能する。そして、このトランジス
タでは、ＧａＩｎＡｓ層中の電子の有効質量が小さいた
めに、ＧａＡｓ／ＡｌＧａＡｓ系の電界効果型トランジ
スタに比べて高い電子移動度が得られる。
【０００４】
【発明が解決しようとする課題】一般に、ゲートメタル
は、メサエッチングされて露出したチャネル層の側壁部
にも接触して形成される。そして、ＧａＡｓ／ＡｌＧａ
Ａｓ系の電界効果型トランジスタでは、そのチャネル層
のショットキー障壁高さが０．８ｅＶと比較的に高いた
め、リーク電流は問題とならない。しかし、電子移動度
が高いＡｌＩｎＡｓ層とＧａＩｎＡｓ層を積層した電界
効果型トランジスタでは、チャネル層であるＧａＩｎＡ
ｓ層のショットキー障壁高さが０．３ｅＶと低い値とな
る。このためゲートメタルとの間でのリーク電流が発生
し、電界効果型トランジスタの特性が劣化する。
は、メサエッチングされて露出したチャネル層の側壁部
にも接触して形成される。そして、ＧａＡｓ／ＡｌＧａ
Ａｓ系の電界効果型トランジスタでは、そのチャネル層
のショットキー障壁高さが０．８ｅＶと比較的に高いた
め、リーク電流は問題とならない。しかし、電子移動度
が高いＡｌＩｎＡｓ層とＧａＩｎＡｓ層を積層した電界
効果型トランジスタでは、チャネル層であるＧａＩｎＡ
ｓ層のショットキー障壁高さが０．３ｅＶと低い値とな
る。このためゲートメタルとの間でのリーク電流が発生
し、電界効果型トランジスタの特性が劣化する。
【０００５】このようなリーク電流の問題を解決するた
めに、図１０に示すように、メサエッチングされた活性
領域の側壁部１０１にサイドウォール１０２を形成する
手段も考えられるが、エッチバックの制御性に問題があ
り、オーバーエッチングされた時では、図示のように、
ゲートメタル１０３が側壁部１０１に接触しやすくなり
、リーク電流が増加し、製造上の安定性を欠く。
めに、図１０に示すように、メサエッチングされた活性
領域の側壁部１０１にサイドウォール１０２を形成する
手段も考えられるが、エッチバックの制御性に問題があ
り、オーバーエッチングされた時では、図示のように、
ゲートメタル１０３が側壁部１０１に接触しやすくなり
、リーク電流が増加し、製造上の安定性を欠く。
【０００６】そこで、本発明は上述の技術的な課題に鑑
み、ゲートメタルとチャネル層との間のリーク電流を確
実に低減するような高電子移動度電界効果型トランジス
タの提供を目的とする。
み、ゲートメタルとチャネル層との間のリーク電流を確
実に低減するような高電子移動度電界効果型トランジス
タの提供を目的とする。
【０００７】
【課題を解決するための手段】上述の目的を達成するた
め、本発明の高電子移動度電界効果型トランジスタは、
基体上にチャネル層とこれに比しバンドギャップ幅が大
なるキャリア供給層が島状に積層された高電子移動度電
界効果型トランジスタにおいて、ゲート配線層の一部に
ゲート形成面よりも高い突出部を前記島状の領域の端部
に形成したことを特徴とする。
め、本発明の高電子移動度電界効果型トランジスタは、
基体上にチャネル層とこれに比しバンドギャップ幅が大
なるキャリア供給層が島状に積層された高電子移動度電
界効果型トランジスタにおいて、ゲート配線層の一部に
ゲート形成面よりも高い突出部を前記島状の領域の端部
に形成したことを特徴とする。
【０００８】前記突出部の形成方法の一例としては、例
えば前記島状の領域の端部にダミーのゲートを利用しな
がらゲート形成面よりも高い位置にサイドウォールを形
成し、その形成されたサイドウォール上にゲート配線層
を配線することで得ることが可能である。
えば前記島状の領域の端部にダミーのゲートを利用しな
がらゲート形成面よりも高い位置にサイドウォールを形
成し、その形成されたサイドウォール上にゲート配線層
を配線することで得ることが可能である。
【０００９】
【作用】島状の領域の端部にゲート形成面よりも高い位
置に延在される突出部を形成することで、島状の領域の
端部とゲート配線は大きく離間することになり、ゲート
配線層が直接島状の領域の端部に接触してリーク電流が
生ずるような問題は抑制されることになる。
置に延在される突出部を形成することで、島状の領域の
端部とゲート配線は大きく離間することになり、ゲート
配線層が直接島状の領域の端部に接触してリーク電流が
生ずるような問題は抑制されることになる。
【００１０】
【実施例】本発明の好適な実施例を図面を参照しながら
説明する。
説明する。
【００１１】図１は本実施例の高電子移動度電界効果型
トランジスタのゲート部分の断面構造を示す図である。 ＩｎＰ基板１上に、バッフア層としてノンドープのＡｌ
ＩｎＡｓ層２が形成され、その上部にＧａＩｎＡｓ層３
とＡｌＩｎＡｓ層４が積層されている。ＧａＩｎＡｓ層
３は、チャネル層として用いられ、ＡｌＩｎＡｓ層４と
のヘテロ界面側に２次元電子ガス層が形成される。この
ＧａＩｎＡｓ層３は、ノンドープであり、ＭＯＣＶＤ等
のエピタキャル成長法により積層される。ＡｌＩｎＡｓ
層４は、電子供給層として機能し、ＧａＩｎＡｓ層３よ
りもバンドギャップが広い。このＡｌＩｎＡｓ層４には
、Ｓｉ等がドープされ、ＧａＩｎＡｓ層３と同様にＭＯ
ＣＶＤ等のエピタキャル成長法により形成される。
トランジスタのゲート部分の断面構造を示す図である。 ＩｎＰ基板１上に、バッフア層としてノンドープのＡｌ
ＩｎＡｓ層２が形成され、その上部にＧａＩｎＡｓ層３
とＡｌＩｎＡｓ層４が積層されている。ＧａＩｎＡｓ層
３は、チャネル層として用いられ、ＡｌＩｎＡｓ層４と
のヘテロ界面側に２次元電子ガス層が形成される。この
ＧａＩｎＡｓ層３は、ノンドープであり、ＭＯＣＶＤ等
のエピタキャル成長法により積層される。ＡｌＩｎＡｓ
層４は、電子供給層として機能し、ＧａＩｎＡｓ層３よ
りもバンドギャップが広い。このＡｌＩｎＡｓ層４には
、Ｓｉ等がドープされ、ＧａＩｎＡｓ層３と同様にＭＯ
ＣＶＤ等のエピタキャル成長法により形成される。
【００１２】これらＧａＩｎＡｓ層３とＡｌＩｎＡｓ層
４はメサエッチングによって活性領域ごと島状の領域に
形成されている。その端部６は両層３，４に連続した傾
斜した段面とされ、ＧａＩｎＡｓ層３とＡｌＩｎＡｓ層
４のゲート長方向に垂直な断面は略台形形状とされる。 ＡｌＩｎＡｓ層４の上部は、ゲート配線層７が被着され
る平坦なゲート形成面９とされており、そのゲート形成
面９の一方の端部６から他方の端部６に亘ってゲート配
線層７が形成されている。
４はメサエッチングによって活性領域ごと島状の領域に
形成されている。その端部６は両層３，４に連続した傾
斜した段面とされ、ＧａＩｎＡｓ層３とＡｌＩｎＡｓ層
４のゲート長方向に垂直な断面は略台形形状とされる。 ＡｌＩｎＡｓ層４の上部は、ゲート配線層７が被着され
る平坦なゲート形成面９とされており、そのゲート形成
面９の一方の端部６から他方の端部６に亘ってゲート配
線層７が形成されている。
【００１３】ゲート配線層７は、そのゲート配線層７に
印加される電圧に応じて電子の走行を制御するための電
極であり、本実施例の高電子移動度電界効果型トランジ
スタでは、特に前記端部６，６から島状領域５の外へ延
在される部分に、ゲート形成面９よりも高い位置に延在
された突出部８，８を有している。このゲート配線層７
に形成される突出部８，８は、ゲート形成面９の端から
緩やかに隆起した形状に延在されて形状をなし、そこか
らゲート配線層７はさらに緩やかに傾斜しながらバッフ
ァ層であるＡｌＩｎＡｓ層２の表面まで延在されている
。ゲート配線層７は全面に形成した膜をパターニングし
た形成される。
印加される電圧に応じて電子の走行を制御するための電
極であり、本実施例の高電子移動度電界効果型トランジ
スタでは、特に前記端部６，６から島状領域５の外へ延
在される部分に、ゲート形成面９よりも高い位置に延在
された突出部８，８を有している。このゲート配線層７
に形成される突出部８，８は、ゲート形成面９の端から
緩やかに隆起した形状に延在されて形状をなし、そこか
らゲート配線層７はさらに緩やかに傾斜しながらバッフ
ァ層であるＡｌＩｎＡｓ層２の表面まで延在されている
。ゲート配線層７は全面に形成した膜をパターニングし
た形成される。
【００１４】ゲート配線層７の突出部８，８の下部には
、島状領域５の端部６，６との間に空隙部１０，１０が
形成される。空隙部１０，１０は、後述するようにサイ
ドウォールを取り除くことで形成され、この部分でゲー
ト配線層７がいわゆるエアブリッジとなるためにゲート
寄生容量を大幅に低減することができる。このような空
隙部１０，１０が形成されるため、ゲート配線層７は直
接にチャネル層であるＧａＩｎＡｓ層に接触することは
なく、リーク電流が大幅に低減されることになる。
、島状領域５の端部６，６との間に空隙部１０，１０が
形成される。空隙部１０，１０は、後述するようにサイ
ドウォールを取り除くことで形成され、この部分でゲー
ト配線層７がいわゆるエアブリッジとなるためにゲート
寄生容量を大幅に低減することができる。このような空
隙部１０，１０が形成されるため、ゲート配線層７は直
接にチャネル層であるＧａＩｎＡｓ層に接触することは
なく、リーク電流が大幅に低減されることになる。
【００１５】次に、図２〜図９を参照して、本実施例の
高電子移動度電界効果型トランジスタの製造工程につい
て説明する。
高電子移動度電界効果型トランジスタの製造工程につい
て説明する。
【００１６】まず、図２に示すように、ＩｎＰ基板１１
が用いられ、そのＩｎＰ基板１１上に、ノンドープのＡ
ｌＩｎＡｓ層１２、ノンドープのＧａＩｎＡｓ層１３及
びｎ−ＡｌＩｎＡｓ層１４がそれぞれエピタキシャル成
長法により積層される。ノンドープのＡｌＩｎＡｓ層１
２はバッファ層として機能し、ノンドープのＧａＩｎＡ
ｓ層１３はチャネル層として機能する。ＧａＩｎＡｓ層
１３のｎ−ＡｌＩｎＡｓ層１４側のヘテロ界面が２次元
電子ガス層とされる。ｎ−ＡｌＩｎＡｓ層１４は電子供
給層として用いられ、その表面がゲート形成面１４ａと
される。
が用いられ、そのＩｎＰ基板１１上に、ノンドープのＡ
ｌＩｎＡｓ層１２、ノンドープのＧａＩｎＡｓ層１３及
びｎ−ＡｌＩｎＡｓ層１４がそれぞれエピタキシャル成
長法により積層される。ノンドープのＡｌＩｎＡｓ層１
２はバッファ層として機能し、ノンドープのＧａＩｎＡ
ｓ層１３はチャネル層として機能する。ＧａＩｎＡｓ層
１３のｎ−ＡｌＩｎＡｓ層１４側のヘテロ界面が２次元
電子ガス層とされる。ｎ−ＡｌＩｎＡｓ層１４は電子供
給層として用いられ、その表面がゲート形成面１４ａと
される。
【００１７】次に、リソグラフィー技術，ＲＩＥ（反応
性イオンエッチング）技術を用いて、図３に示すように
、ＡｌＩｎＡｓ層１４の表面にＳｉＯ２ からなる絶縁
膜１５をパターニングして形成する。この絶縁膜１５は
ダミーのゲートとして用いられ、メサエッチングによっ
て形成される島状領域を覆う範囲で形成される。この絶
縁膜１５の膜厚は、後述する突出部の高さを決める一因
とされ、突出部の突出量に応じて定められる。なお、絶
縁膜１５の構成材料はＳｉＯ２ に限定されず、シリコ
ン窒化膜等でも良い。
性イオンエッチング）技術を用いて、図３に示すように
、ＡｌＩｎＡｓ層１４の表面にＳｉＯ２ からなる絶縁
膜１５をパターニングして形成する。この絶縁膜１５は
ダミーのゲートとして用いられ、メサエッチングによっ
て形成される島状領域を覆う範囲で形成される。この絶
縁膜１５の膜厚は、後述する突出部の高さを決める一因
とされ、突出部の突出量に応じて定められる。なお、絶
縁膜１５の構成材料はＳｉＯ２ に限定されず、シリコ
ン窒化膜等でも良い。
【００１８】次に、図４に示すように、この絶縁膜１５
をマスクとして、メサエッチングを行う。その結果、Ｇ
ａＩｎＡｓ層１３とＡｌＩｎＡｓ層１４が島状領域とな
るようにパターニングされ、少し傾斜した島状領域の端
部１６が形成される。
をマスクとして、メサエッチングを行う。その結果、Ｇ
ａＩｎＡｓ層１３とＡｌＩｎＡｓ層１４が島状領域とな
るようにパターニングされ、少し傾斜した島状領域の端
部１６が形成される。
【００１９】メサエッチングを行った後、全面にレジス
ト層を塗布し、選択的に露光し現像して、図５に示すよ
うに、前記島状領域を覆うようにレジスト層１７を残存
させる。全面にレジスト層を塗布する際には、絶縁膜１
５の上部もレジスト層に覆われる。残存するレジスト層
１７の端部は、島状領域の端部１６よりも外側とされ、
島状領域はレジスト層１７に完全に覆われる。
ト層を塗布し、選択的に露光し現像して、図５に示すよ
うに、前記島状領域を覆うようにレジスト層１７を残存
させる。全面にレジスト層を塗布する際には、絶縁膜１
５の上部もレジスト層に覆われる。残存するレジスト層
１７の端部は、島状領域の端部１６よりも外側とされ、
島状領域はレジスト層１７に完全に覆われる。
【００２０】レジスト層１７を前記パターンに形成した
後、エッチバックを行って、絶縁膜１５上のレジスト層
１７を除き、図６に示すように、絶縁膜１５の頭出しを
行う。このエッチバックによって、ダミーのゲートとし
て機能している絶縁膜１５の表面が露出する。
後、エッチバックを行って、絶縁膜１５上のレジスト層
１７を除き、図６に示すように、絶縁膜１５の頭出しを
行う。このエッチバックによって、ダミーのゲートとし
て機能している絶縁膜１５の表面が露出する。
【００２１】絶縁膜１５の頭出しの後、まず、絶縁膜１
５を除去する。この絶縁膜１５の除去により、ＡｌＩｎ
Ａｓ層１４の表面のゲート形成面１４ａが露出する。こ
の時、絶縁膜１５がダミーゲートとして機能していたた
め、レジスト層１７の高さは露出したゲート形成面１４
ａよりも高い高さで残存する。次に、図７に示すように
、絶縁膜１５の除去されたレジスト層１７の端部をハー
ドベイキングによってなだらかにする。その結果，ゲー
ト形成面１４ａから緩和された段差を以てレジスト層１
７が立ち上がり、さらに連続的な滑らかな表面で立ち下
がるレジスト層１７が得られることになる。
５を除去する。この絶縁膜１５の除去により、ＡｌＩｎ
Ａｓ層１４の表面のゲート形成面１４ａが露出する。こ
の時、絶縁膜１５がダミーゲートとして機能していたた
め、レジスト層１７の高さは露出したゲート形成面１４
ａよりも高い高さで残存する。次に、図７に示すように
、絶縁膜１５の除去されたレジスト層１７の端部をハー
ドベイキングによってなだらかにする。その結果，ゲー
ト形成面１４ａから緩和された段差を以てレジスト層１
７が立ち上がり、さらに連続的な滑らかな表面で立ち下
がるレジスト層１７が得られることになる。
【００２２】次に、図８に示すように、全面にゲート配
線層１８が被着され、パターニングされる。この時、島
状領域の端部１６には、ゲート形成面１４ａよりも高い
高さのレジスト層１７が形成されているため、ゲート配
線層１８はレジスト層１７の表面にゲート形成面１４ａ
よりも高い位置に突出する突出部１９を有して形成され
る。特にレジスト層１７は前記ハードベイキングによっ
て角部が丸められているため、ゲート配線層１８の段切
れ等は生じない。
線層１８が被着され、パターニングされる。この時、島
状領域の端部１６には、ゲート形成面１４ａよりも高い
高さのレジスト層１７が形成されているため、ゲート配
線層１８はレジスト層１７の表面にゲート形成面１４ａ
よりも高い位置に突出する突出部１９を有して形成され
る。特にレジスト層１７は前記ハードベイキングによっ
て角部が丸められているため、ゲート配線層１８の段切
れ等は生じない。
【００２３】次に、ゲート配線層１８をゲート形成面１
４ａの高さよりも高い位置に延在するために用いたレジ
スト層１７，１７を図９に示すように除去する。レジス
ト層１７，１７が除去された部分は空隙部２０，２０と
なり、このような空隙部２０，２０がゲート配線層１８
の突出部１９の下部に形成されることから、ゲート配線
層１８のリーク電流は低減されることになる。また、レ
ジスト層１７，１７を除去して、ゲート配線層１８はい
わゆるエアブリッジ構造とされ、ゲートの寄生容量が低
減されることになる。
４ａの高さよりも高い位置に延在するために用いたレジ
スト層１７，１７を図９に示すように除去する。レジス
ト層１７，１７が除去された部分は空隙部２０，２０と
なり、このような空隙部２０，２０がゲート配線層１８
の突出部１９の下部に形成されることから、ゲート配線
層１８のリーク電流は低減されることになる。また、レ
ジスト層１７，１７を除去して、ゲート配線層１８はい
わゆるエアブリッジ構造とされ、ゲートの寄生容量が低
減されることになる。
【００２４】なお、上述の実施例では、ゲート配線層の
一部に突出部１８を形成するためにレジスト層を用いた
が、本発明はこれに限定されず、他の有機材料膜や絶縁
膜やリフロー膜等を使用することも可能である。また、
本発明は、電界効果型トランジスタの構造についても、
ＡｌＩｎＡｓ／ＧａＩｎＡｓ系のものに限定されず、他
の構造の高電子移動度電界効果型トランジスタに広く適
用することが可能とされる。
一部に突出部１８を形成するためにレジスト層を用いた
が、本発明はこれに限定されず、他の有機材料膜や絶縁
膜やリフロー膜等を使用することも可能である。また、
本発明は、電界効果型トランジスタの構造についても、
ＡｌＩｎＡｓ／ＧａＩｎＡｓ系のものに限定されず、他
の構造の高電子移動度電界効果型トランジスタに広く適
用することが可能とされる。
【００２５】
【発明の効果】本発明の高電子移動度電界効果型トラン
ジスタは、そのゲート配線層の一部にゲート形成面より
も高い位置に形成される突出部を有しているために、ゲ
ート配線層がチャネル層等に接触することが防止され、
リーク電流を確実に抑制することができる。
ジスタは、そのゲート配線層の一部にゲート形成面より
も高い位置に形成される突出部を有しているために、ゲ
ート配線層がチャネル層等に接触することが防止され、
リーク電流を確実に抑制することができる。
【図１】本発明の高電子移動度電界効果型トランジスタ
の一例のゲート電極付近の断面図
の一例のゲート電極付近の断面図
【図２】本発明の高電子移動度電界効果型トランジスタ
の一例の製造工程中における各化合物半導体層のエピタ
キシャル成長工程までの工程断面図
の一例の製造工程中における各化合物半導体層のエピタ
キシャル成長工程までの工程断面図
【図３】前記製造工程中におけるダミーゲートとなる絶
縁膜のパターニング工程までの工程断面図
縁膜のパターニング工程までの工程断面図
【図４】前記
製造工程中におけるメサエッチング工程までの工程断面
図
製造工程中におけるメサエッチング工程までの工程断面
図
【図５】前記製造工程中におけるレジスト層形成工程ま
での工程断面図
での工程断面図
【図６】前記製造工程中における絶縁膜の頭出し工程ま
での工程断面図
での工程断面図
【図７】前記製造工程中におけるレジスト層のハードベ
イキング工程までの工程断面図
イキング工程までの工程断面図
【図８】前記製造工程中におけるゲート配線層の形成工
程までの工程断面図
程までの工程断面図
【図９】前記製造工程中におけるレジスト層の除去工程
までの工程断面図
までの工程断面図
【図１０】従来のいわゆるサイドウォールを形成した高
電子移動度電界効果型トランジスタの一例の問題点を説
明するためのゲート電極付近の断面図
電子移動度電界効果型トランジスタの一例の問題点を説
明するためのゲート電極付近の断面図
１，１１…ＩｎＰ基板
３，１３…ＧａＩｎＡｓ層
４，１４…ＡｌＩｎＡｓ層
５…島状領域
６，１６…端部
７，１８…ゲート配線層
８，１９…突出部
９，１４ａ…ゲート形成面
１０，２０…空隙部
Claims (1)
- 【請求項１】 基体上にチャネル層とこれに比しバン
ドギャップ幅が大なるキャリア供給層が島状に積層され
た高電子移動度電界効果型トランジスタにおいて、ゲー
ト配線層の一部にゲート形成面よりも高い突出部を前記
島状の領域の端部に形成したことを特徴とする高電子移
動度電界効果型トランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3140722A JPH04342142A (ja) | 1991-05-17 | 1991-05-17 | 高電子移動度電界効果型トランジスタ |
| US07/883,178 US5234849A (en) | 1991-05-17 | 1992-05-15 | Method of preparing a high electron mobility field effect transistor |
| KR1019920008278A KR920022567A (ko) | 1991-05-17 | 1992-05-16 | 고전자이동도 전계효과형 트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3140722A JPH04342142A (ja) | 1991-05-17 | 1991-05-17 | 高電子移動度電界効果型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04342142A true JPH04342142A (ja) | 1992-11-27 |
Family
ID=15275188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3140722A Pending JPH04342142A (ja) | 1991-05-17 | 1991-05-17 | 高電子移動度電界効果型トランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5234849A (ja) |
| JP (1) | JPH04342142A (ja) |
| KR (1) | KR920022567A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5962243A (en) * | 1990-04-18 | 1999-10-05 | Board Of Regents, The University Of Texas System | Methods for the identification of farnesyltransferase inhibitors |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61276269A (ja) * | 1985-05-30 | 1986-12-06 | Fujitsu Ltd | ヘテロ接合型電界効果トランジスタ |
| JPS6365677A (ja) * | 1986-09-05 | 1988-03-24 | Nec Corp | 電界効果トランジスタ |
| US4965646A (en) * | 1988-10-21 | 1990-10-23 | General Electric Company | Thin film transistor and crossover structure for liquid crystal displays |
| US5053348A (en) * | 1989-12-01 | 1991-10-01 | Hughes Aircraft Company | Fabrication of self-aligned, t-gate hemt |
-
1991
- 1991-05-17 JP JP3140722A patent/JPH04342142A/ja active Pending
-
1992
- 1992-05-15 US US07/883,178 patent/US5234849A/en not_active Expired - Fee Related
- 1992-05-16 KR KR1019920008278A patent/KR920022567A/ko not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| KR920022567A (ko) | 1992-12-19 |
| US5234849A (en) | 1993-08-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000523 |