JPH0434305B2 - - Google Patents
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- JPH0434305B2 JPH0434305B2 JP61126348A JP12634886A JPH0434305B2 JP H0434305 B2 JPH0434305 B2 JP H0434305B2 JP 61126348 A JP61126348 A JP 61126348A JP 12634886 A JP12634886 A JP 12634886A JP H0434305 B2 JPH0434305 B2 JP H0434305B2
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- Japan
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- film
- oxidation
- element isolation
- oxide film
- forming
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S148/00—Metal treatment
- Y10S148/117—Oxidation, selective
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体装置の製造方法に関するも
ので、特に半導体基板上に形成される半導体素子
の分離技術に係わる。
ので、特に半導体基板上に形成される半導体素子
の分離技術に係わる。
（従来の技術）
従来、素子分離技術としてLOCOS法が広く知
られている。LOCOS法とは、半導体基板上に絶
縁膜を介して耐酸化性膜、例えばシリコン窒化膜
（SiN3膜）を形成してバターニンクを行なつた
後、上記シリコン窒化物をマスクにして選択酸化
を行なうことにより素子分離用の厚い絶縁膜を形
成するものである。
られている。LOCOS法とは、半導体基板上に絶
縁膜を介して耐酸化性膜、例えばシリコン窒化膜
（SiN3膜）を形成してバターニンクを行なつた
後、上記シリコン窒化物をマスクにして選択酸化
を行なうことにより素子分離用の厚い絶縁膜を形
成するものである。
ところで、上述したLOCOS法では、選択酸化
用マスク材（シリコン窒化膜）の寸法と形成され
た素子分離領域の寸法との間に誤差が生ずる。例
えば、シリコン窒化膜の膜厚を2500Å、半導体基
板（シリコン基板）とシリコン窒化膜間の絶縁膜
（シリコン酸化膜）の膜厚を1500Å、選択酸化時
の素子分離用絶縁膜厚を8000Å、出来上り素子分
離用絶縁膜厚を5000〜6000Åとすると、上記寸法
誤差は、1.2〜1.6μｍとなる。このため、LOCOS
法を用いて電気的に充分な素子分離用絶縁膜厚を
得ようとする場合、実用的な素子分離領域の幅は
2.0μｍ程度が限界であり、これ以下の微細な素子
分離には向かない欠点がある。
用マスク材（シリコン窒化膜）の寸法と形成され
た素子分離領域の寸法との間に誤差が生ずる。例
えば、シリコン窒化膜の膜厚を2500Å、半導体基
板（シリコン基板）とシリコン窒化膜間の絶縁膜
（シリコン酸化膜）の膜厚を1500Å、選択酸化時
の素子分離用絶縁膜厚を8000Å、出来上り素子分
離用絶縁膜厚を5000〜6000Åとすると、上記寸法
誤差は、1.2〜1.6μｍとなる。このため、LOCOS
法を用いて電気的に充分な素子分離用絶縁膜厚を
得ようとする場合、実用的な素子分離領域の幅は
2.0μｍ程度が限界であり、これ以下の微細な素子
分離には向かない欠点がある。
また、上記素子分離領域の幅と形成される素子
分離用絶縁膜厚との間には相関関係があることが
実験的に確かめられており、素子分離領域の幅を
狭めるとその膜厚が減少し、電気的に充分な素子
分離特性が得られなくなるという問題がある。例
えば、先に示した条件で出来上り素子分離用絶縁
膜の幅を1.4μｍとする場合、半導体基板内の結晶
欠陥の発生を考慮すると、得られる最大の素子分
離用絶縁膜厚は出来上り寸法で約3000〜3200Å程
度であり、これ以上の膜厚の形成は困難である。
分離用絶縁膜厚との間には相関関係があることが
実験的に確かめられており、素子分離領域の幅を
狭めるとその膜厚が減少し、電気的に充分な素子
分離特性が得られなくなるという問題がある。例
えば、先に示した条件で出来上り素子分離用絶縁
膜の幅を1.4μｍとする場合、半導体基板内の結晶
欠陥の発生を考慮すると、得られる最大の素子分
離用絶縁膜厚は出来上り寸法で約3000〜3200Å程
度であり、これ以上の膜厚の形成は困難である。
なお、素子分離用絶縁膜厚は、この絶縁膜下の
反転防止層の濃度との相互関係で決まり、高濃度
なほど薄くできるが、反転防止層をむやみに高濃
度にすることは素子の耐性や動作速度を劣化させ
ることとなり、素子の形成上不利となる。
反転防止層の濃度との相互関係で決まり、高濃度
なほど薄くできるが、反転防止層をむやみに高濃
度にすることは素子の耐性や動作速度を劣化させ
ることとなり、素子の形成上不利となる。
（発明が解決しようとする問題点）
上述したように、LOCOS法を用いて素子分離
用絶縁膜を形成する従来の半導体装置の製造方法
では、寸法誤差が大きいとともに、素子分離領域
の幅が狭い所には厚い素子分離用絶縁膜が形成で
きない欠点がある。
用絶縁膜を形成する従来の半導体装置の製造方法
では、寸法誤差が大きいとともに、素子分離領域
の幅が狭い所には厚い素子分離用絶縁膜が形成で
きない欠点がある。
従つて、この発明は上記の欠点を除去するため
のもので、狭い素子分離領域に高精度に厚い素子
分離用絶縁膜を形成できる半導体装置の製造方法
を提供することを目的としている。
のもので、狭い素子分離領域に高精度に厚い素子
分離用絶縁膜を形成できる半導体装置の製造方法
を提供することを目的としている。
（問題点を解決するための手段と作用）
すなわち、この発明においては、上記の目的を
達成するために、半導体基板上にこの基板の表面
保護膜を形成し、この表面保護膜上に耐酸化性膜
を形成した後、この耐酸化性膜を写真蝕刻法によ
り選択的に除去する。次に、残存された耐酸化性
膜をマスクにして半導体基板を酸化して酸化膜を
形成し、この酸化膜上および上記残存された耐酸
化性膜上に多結晶シリコン層を形成して酸化す
る。そして、酸化した多結晶シリコン層を残存さ
れた耐酸化性膜が露出するまでエツチングで除去
した後、残存された耐酸化性膜を全て除去し、素
子分離用絶縁膜を形成している。
達成するために、半導体基板上にこの基板の表面
保護膜を形成し、この表面保護膜上に耐酸化性膜
を形成した後、この耐酸化性膜を写真蝕刻法によ
り選択的に除去する。次に、残存された耐酸化性
膜をマスクにして半導体基板を酸化して酸化膜を
形成し、この酸化膜上および上記残存された耐酸
化性膜上に多結晶シリコン層を形成して酸化す
る。そして、酸化した多結晶シリコン層を残存さ
れた耐酸化性膜が露出するまでエツチングで除去
した後、残存された耐酸化性膜を全て除去し、素
子分離用絶縁膜を形成している。
こうすることにより、耐酸化性膜をマスクにし
て形成した厚い酸化膜上に、多結晶シリコン層を
酸化した酸化膜を積層するので厚い素子分離用絶
縁膜を形成できる。
て形成した厚い酸化膜上に、多結晶シリコン層を
酸化した酸化膜を積層するので厚い素子分離用絶
縁膜を形成できる。
（実施例）
以下、この発明の一実施例について図面を参照
して説明する。第１図ａ〜ｆは素子分離用絶縁膜
の製造工程を順次示している。まず、ａ図に示す
ように、Ｐ型（100）で比抵抗が１〜20Ωcmのシ
リコン基板１１を1000℃の酸化雰囲気中で酸化し
て膜厚が500Åのシリコン酸化膜１２を形成し、
このシリコン酸化膜１２上に気相成長法により膜
厚が1500Åのシリコン窒化膜１３を堆積形成す
る。次に、素子分離用絶縁膜の形成予定領域上の
シリコン窒化膜１３を選択的に除去した後、反転
防止のためにシリコン基板１１内にポロンを加速
電圧100keVで、ドーズ量５×1013cm-2となるよ
うにイオン注入し、反転防止層１１Ａを形成する
（ｂ図）。次に、1000℃のH2＋O2雰囲気中でシリ
コン基板１１を酸化し、ｃ図に示すような素子分
離用酸化膜１４を膜厚6000Å程度形成する。その
後、ｄ図に示すように、上記シリコン窒化膜１３
上および素子分離用酸化膜１４上に、多結晶シリ
コン層１５を気相成長法により形成する。この
際、シリコン窒化膜１３上には2000Å程度の厚さ
で多結晶シリコン層１５が形成されるが、シリコ
ン窒化膜１３の開孔部側壁１３ａ，１３ｂからも
多結晶シリコンが成長されるので素子分離用酸化
膜１４上の膜厚は3000〜4000Åと厚くなる。次
に、1000℃のH2＋O2雰囲気中で上記多結晶シリ
コン層１５を全て酸化し、ｅ図に示すような酸化
膜１５Ａを形成する。次に、上記シリコン基板１
１をフツ化アンモニウム溶液に浸して上記酸化膜
１５Ａを除去し、シリコン窒化膜１３の表面を露
出させる。この時、素子分離用酸化膜１４上の多
結晶シリコン層１５の膜厚はシリコン窒化膜１３
上より厚いので、この分の酸化膜１５Ａが素子分
離用酸化膜１４上に残存される。そして、上記シ
リコン窒化膜１３をケミカルドライエツチングに
より除去し、ｆ図に示すような厚い素子分離用酸
化膜１６を形成する。
して説明する。第１図ａ〜ｆは素子分離用絶縁膜
の製造工程を順次示している。まず、ａ図に示す
ように、Ｐ型（100）で比抵抗が１〜20Ωcmのシ
リコン基板１１を1000℃の酸化雰囲気中で酸化し
て膜厚が500Åのシリコン酸化膜１２を形成し、
このシリコン酸化膜１２上に気相成長法により膜
厚が1500Åのシリコン窒化膜１３を堆積形成す
る。次に、素子分離用絶縁膜の形成予定領域上の
シリコン窒化膜１３を選択的に除去した後、反転
防止のためにシリコン基板１１内にポロンを加速
電圧100keVで、ドーズ量５×1013cm-2となるよ
うにイオン注入し、反転防止層１１Ａを形成する
（ｂ図）。次に、1000℃のH2＋O2雰囲気中でシリ
コン基板１１を酸化し、ｃ図に示すような素子分
離用酸化膜１４を膜厚6000Å程度形成する。その
後、ｄ図に示すように、上記シリコン窒化膜１３
上および素子分離用酸化膜１４上に、多結晶シリ
コン層１５を気相成長法により形成する。この
際、シリコン窒化膜１３上には2000Å程度の厚さ
で多結晶シリコン層１５が形成されるが、シリコ
ン窒化膜１３の開孔部側壁１３ａ，１３ｂからも
多結晶シリコンが成長されるので素子分離用酸化
膜１４上の膜厚は3000〜4000Åと厚くなる。次
に、1000℃のH2＋O2雰囲気中で上記多結晶シリ
コン層１５を全て酸化し、ｅ図に示すような酸化
膜１５Ａを形成する。次に、上記シリコン基板１
１をフツ化アンモニウム溶液に浸して上記酸化膜
１５Ａを除去し、シリコン窒化膜１３の表面を露
出させる。この時、素子分離用酸化膜１４上の多
結晶シリコン層１５の膜厚はシリコン窒化膜１３
上より厚いので、この分の酸化膜１５Ａが素子分
離用酸化膜１４上に残存される。そして、上記シ
リコン窒化膜１３をケミカルドライエツチングに
より除去し、ｆ図に示すような厚い素子分離用酸
化膜１６を形成する。
その後、上記素子分離用酸化膜１６で分離され
た各活性領域に公知の製造プロセスを用いて
MOSトランジスタやバイポーラトランジスタ等
の素子を形成する。
た各活性領域に公知の製造プロセスを用いて
MOSトランジスタやバイポーラトランジスタ等
の素子を形成する。
上述したような製造方法によれば、最小の素子
分離用酸化膜の幅を0.8μｍにまで狭めることがで
き、この時の酸化膜厚を約4000Åにできる。しか
も、通常のLOCOS法における酸化工程が短くて
済むため、バーズピークが入りにくく寸法誤差を
小さくできる。これは、多結晶シリコン層の膜厚
が素子分離領域の幅に相関して変化する（シリコ
ン窒化膜１３の開孔部側壁１３ａ，１３ｂにも多
結晶シリコン層１５が成長するため素子分離領域
の幅が狭いほど多結晶シリコン層が厚く成長す
る）ため、素子分離領域の幅に関係なく均一な素
子分離用絶縁膜１６を形成できる。また、この事
により、シリコン基板１１に欠陥が入りにくいと
いう利点も得られる。
分離用酸化膜の幅を0.8μｍにまで狭めることがで
き、この時の酸化膜厚を約4000Åにできる。しか
も、通常のLOCOS法における酸化工程が短くて
済むため、バーズピークが入りにくく寸法誤差を
小さくできる。これは、多結晶シリコン層の膜厚
が素子分離領域の幅に相関して変化する（シリコ
ン窒化膜１３の開孔部側壁１３ａ，１３ｂにも多
結晶シリコン層１５が成長するため素子分離領域
の幅が狭いほど多結晶シリコン層が厚く成長す
る）ため、素子分離領域の幅に関係なく均一な素
子分離用絶縁膜１６を形成できる。また、この事
により、シリコン基板１１に欠陥が入りにくいと
いう利点も得られる。
なお、上記実施例では多結晶シリコン層１５を
堆積形成して酸化し、その後この酸化膜１５Ａを
エツチングする場合について説明したが、多結晶
シリコン層１５を堆積形成した後、この層１５を
シリコン窒化膜１３が露出するまで異方性エツチ
ングにより除去し、素子分離用絶縁膜１４上に多
結晶シリコン層１５を残存させた状態で酸化を行
なうようにしても良い。
堆積形成して酸化し、その後この酸化膜１５Ａを
エツチングする場合について説明したが、多結晶
シリコン層１５を堆積形成した後、この層１５を
シリコン窒化膜１３が露出するまで異方性エツチ
ングにより除去し、素子分離用絶縁膜１４上に多
結晶シリコン層１５を残存させた状態で酸化を行
なうようにしても良い。
また、Ｐ型のシリコン基板上に素子分離用酸化
膜を形成する場合について説明したが、Ｎ型のシ
リコン基板にも適用が可能なのはもちろんであ
り、CMOS工程にも適用できる。
膜を形成する場合について説明したが、Ｎ型のシ
リコン基板にも適用が可能なのはもちろんであ
り、CMOS工程にも適用できる。
以上説明したようにこの発明によれば、狭い素
子分離領域に高精度に厚い素子分離用絶縁膜を形
成できる半導体装置の製造方法が得られる。
子分離領域に高精度に厚い素子分離用絶縁膜を形
成できる半導体装置の製造方法が得られる。
第１図ａ〜ｆはそれぞれこの発明の一実施例に
係わる半導体装置の製造方法について説明するた
めの図である。 １１…シリコン基板（半導体基板）、１２…シ
リコン酸化膜（表面保護膜）、１３…シリコン窒
化膜（耐酸化性膜）、１５…多結晶シリコン層、
１５Ａ…酸化した多結晶シリコン層。
係わる半導体装置の製造方法について説明するた
めの図である。 １１…シリコン基板（半導体基板）、１２…シ
リコン酸化膜（表面保護膜）、１３…シリコン窒
化膜（耐酸化性膜）、１５…多結晶シリコン層、
１５Ａ…酸化した多結晶シリコン層。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上にこの基板の表面保護膜を形成
する工程と、この表面保護膜上に耐酸化性膜を形
成する工程と、上記耐酸化性膜を写真蝕刻法によ
り選択的に除去する工程と、残存された耐酸化性
膜をマスクにして半導体基板を酸化することによ
り酸化膜を形成する工程と、この酸化膜上および
上記残存された耐酸化性膜上に多結晶シリコン層
を形成する工程と、上記多結晶シリコン層を酸化
する工程と、この酸化した多結晶シリコン層を上
記残存された耐酸化性膜が露出するまで除去する
工程と、上記残存された耐酸化性膜を全て除去す
る工程とを具備することを特徴とする半導体装置
の製造方法。 ２ 前記表面保護膜は、シリコン酸化膜から成る
ことを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。 ３ 前記耐酸化性膜は、シリコン窒化膜から成る
ことを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。 ４ 半導体基板上にこの基板の表面保護膜を形成
する工程と、この表面保護膜上に耐酸化性膜を形
成する工程と、上記耐酸化性膜を写真蝕刻法によ
り選択的に除去する工程と、残存された耐酸化性
膜をマスクにして半導体基板を酸化することによ
り酸化膜を形成する工程と、この酸化膜上および
上記残存された耐酸化性膜上に多結晶シリコン層
を形成する工程と、この多結晶シリコン層を上記
残存された耐酸化性膜が露出するまで除去する工
程と、上記酸化膜上に残存された多結晶シリコン
層を酸化する工程と、上記残存された耐酸化性膜
を全て除去する工程とを具備することを特徴とす
る半導体装置の製造方法。 ５ 前記表面保護膜は、シリコン酸化膜から成る
ことを特徴とする特許請求の範囲第４項記載の半
導体装置の製造方法。 ６ 前記耐酸化性膜は、シリコン窒化膜から成る
ことを特徴とする特許請求の範囲第４項記載の半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61126348A JPS62282446A (ja) | 1986-05-31 | 1986-05-31 | 半導体装置の製造方法 |
| US07/011,892 US4721687A (en) | 1986-05-31 | 1987-02-06 | Method of increasing the thickness of a field oxide |
| KR8705405A KR900004084B1 (en) | 1986-05-31 | 1987-05-29 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61126348A JPS62282446A (ja) | 1986-05-31 | 1986-05-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62282446A JPS62282446A (ja) | 1987-12-08 |
| JPH0434305B2 true JPH0434305B2 (ja) | 1992-06-05 |
Family
ID=14932945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61126348A Granted JPS62282446A (ja) | 1986-05-31 | 1986-05-31 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4721687A (ja) |
| JP (1) | JPS62282446A (ja) |
| KR (1) | KR900004084B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0482829A1 (en) * | 1990-10-26 | 1992-04-29 | AT&T Corp. | Method for forming a composite oxide over a heavily doped region |
| JPH04335529A (ja) * | 1991-05-10 | 1992-11-24 | Sony Corp | 半導体装置の製造方法 |
| KR960005556B1 (ko) * | 1993-04-24 | 1996-04-26 | 삼성전자주식회사 | 반도체장치의 소자분리방법 |
| US5661053A (en) * | 1994-05-25 | 1997-08-26 | Sandisk Corporation | Method of making dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers |
| US5756385A (en) * | 1994-03-30 | 1998-05-26 | Sandisk Corporation | Dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers |
| US5728622A (en) * | 1996-03-18 | 1998-03-17 | Winbond Electronics Corporation | Process for forming field oxide layers in semiconductor devices |
| US6096660A (en) * | 1997-08-21 | 2000-08-01 | Micron Technology, Inc. | Method for removing undesirable second oxide while minimally affecting a desirable first oxide |
| US6063690A (en) * | 1997-12-29 | 2000-05-16 | Utmc Microelectronics Systems Inc. | Method for making recessed field oxide for radiation hardened microelectronics |
| US7867871B1 (en) * | 2006-07-13 | 2011-01-11 | National Semiconductor Corporation | System and method for increasing breakdown voltage of LOCOS isolated devices |
| CN108258051A (zh) * | 2018-01-11 | 2018-07-06 | 上海华虹宏力半导体制造有限公司 | Ldmos器件及其制造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4407696A (en) * | 1982-12-27 | 1983-10-04 | Mostek Corporation | Fabrication of isolation oxidation for MOS circuit |
| US4539744A (en) * | 1984-02-03 | 1985-09-10 | Fairchild Camera & Instrument Corporation | Semiconductor planarization process and structures made thereby |
| US4612701A (en) * | 1984-03-12 | 1986-09-23 | Harris Corporation | Method to reduce the height of the bird's head in oxide isolated processes |
| US4594769A (en) * | 1984-06-15 | 1986-06-17 | Signetics Corporation | Method of forming insulator of selectively varying thickness on patterned conductive layer |
-
1986
- 1986-05-31 JP JP61126348A patent/JPS62282446A/ja active Granted
-
1987
- 1987-02-06 US US07/011,892 patent/US4721687A/en not_active Expired - Lifetime
- 1987-05-29 KR KR8705405A patent/KR900004084B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62282446A (ja) | 1987-12-08 |
| US4721687A (en) | 1988-01-26 |
| KR900004084B1 (en) | 1990-06-11 |
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