JPH04343264A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04343264A JPH04343264A JP3115160A JP11516091A JPH04343264A JP H04343264 A JPH04343264 A JP H04343264A JP 3115160 A JP3115160 A JP 3115160A JP 11516091 A JP11516091 A JP 11516091A JP H04343264 A JPH04343264 A JP H04343264A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に相補型ＭＯＳ回路装置の製造方法に関する。
関し、特に相補型ＭＯＳ回路装置の製造方法に関する。
【０００２】
【従来の技術】相補型ＭＯＳ回路装置においてはＮチャ
ンネルＭＯＳトランジスタとＰチャンネルＭＯＳトラン
ジスタが同一半導体基板上に具備されている。特に近年
の微細なＭＯＳトランジスタを使用する相補型ＭＯＳ回
路装置においては短チャンネル効果と寄生バイポーラ動
作を制御するためにＰウェルとＮウェルを同時に形成す
る必要がある。従来の相補型ＭＯＳ回路装置の製造方法
においては、上記ＰウェルとＮウェルを形成するために
、例えば図３（ａ）〜（ｃ）の様にフォトリソグラフィ
工程を２回くり返してイオン注入を行っている。また、
別の従来例においては、図４（ａ）〜（ｄ）に示す様に
シリコン窒化膜をエッチングした領域を例えば５０００
オングストローム厚く酸化した酸化膜１８をマスクとし
てイオン注入７を行っている。
ンネルＭＯＳトランジスタとＰチャンネルＭＯＳトラン
ジスタが同一半導体基板上に具備されている。特に近年
の微細なＭＯＳトランジスタを使用する相補型ＭＯＳ回
路装置においては短チャンネル効果と寄生バイポーラ動
作を制御するためにＰウェルとＮウェルを同時に形成す
る必要がある。従来の相補型ＭＯＳ回路装置の製造方法
においては、上記ＰウェルとＮウェルを形成するために
、例えば図３（ａ）〜（ｃ）の様にフォトリソグラフィ
工程を２回くり返してイオン注入を行っている。また、
別の従来例においては、図４（ａ）〜（ｄ）に示す様に
シリコン窒化膜をエッチングした領域を例えば５０００
オングストローム厚く酸化した酸化膜１８をマスクとし
てイオン注入７を行っている。
【０００３】
【発明が解決しようとする課題】前者の従来例において
は、リソグラフィ工程が２回必要とされるために製造工
期が長いという欠点がある。またリソグラフィ工程での
ゴミのための不可避に導入されるパターン欠陥のために
製品歩留が低下するという欠点もある。
は、リソグラフィ工程が２回必要とされるために製造工
期が長いという欠点がある。またリソグラフィ工程での
ゴミのための不可避に導入されるパターン欠陥のために
製品歩留が低下するという欠点もある。
【０００４】後者の従来例においては、厚い酸化膜１８
を形成するためウェル形成後に図４（ｄ）のごとく段差
を生ずる。ゲート電極のフォトリソグラフィ工程はＭＯ
Ｓ型回路装置において最も高精細な精度を要求されるが
、前述の段差はこのリソグラフィ工程に有害な作用をも
たらす。すなわち図４のＡ点に露光の最良のフォーカス
条件を設定すると図のＢ点では図の様にフォーカスがず
れるためリソグラフィの精度の悪化が生じる。さらに厚
い酸化工程は不純物の再分布を生じさせるので製造上の
バラツキが増えるという欠点も生じる。
を形成するためウェル形成後に図４（ｄ）のごとく段差
を生ずる。ゲート電極のフォトリソグラフィ工程はＭＯ
Ｓ型回路装置において最も高精細な精度を要求されるが
、前述の段差はこのリソグラフィ工程に有害な作用をも
たらす。すなわち図４のＡ点に露光の最良のフォーカス
条件を設定すると図のＢ点では図の様にフォーカスがず
れるためリソグラフィの精度の悪化が生じる。さらに厚
い酸化工程は不純物の再分布を生じさせるので製造上の
バラツキが増えるという欠点も生じる。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の一主面にフォトリソグラフィ工
程によってフォトレジストマスクを形成する工程と、第
１の導電型の不純物をイオン注入する工程と、該フォト
レジストマスクの開孔部に対して絶縁膜を選択的に成長
させる工程と、該フォトレジストマスクを除去する工程
と、前記選択的に成長した絶縁膜をマスクとして逆導電
型の不純物をイオン注入する工程とを有する。
造方法は、半導体基板の一主面にフォトリソグラフィ工
程によってフォトレジストマスクを形成する工程と、第
１の導電型の不純物をイオン注入する工程と、該フォト
レジストマスクの開孔部に対して絶縁膜を選択的に成長
させる工程と、該フォトレジストマスクを除去する工程
と、前記選択的に成長した絶縁膜をマスクとして逆導電
型の不純物をイオン注入する工程とを有する。
【０００６】本発明の望ましい実施様態においては、前
記のフォトレジストマスクの開孔部に対して絶縁膜を選
択的に成長させる工程が、ケイフッ素酸（Ｈ２ ＳｉＦ
６ ）に二酸化シリコン（ＳｉＯ２ ）を溶解した飽和
水溶液に対し、ホウ酸（Ｈ３ ＢＯ３ ）水溶液を添加
することによって過飽和状態を作りＳｉＯ２ を析出さ
せ堆積させる工程となっている。
記のフォトレジストマスクの開孔部に対して絶縁膜を選
択的に成長させる工程が、ケイフッ素酸（Ｈ２ ＳｉＦ
６ ）に二酸化シリコン（ＳｉＯ２ ）を溶解した飽和
水溶液に対し、ホウ酸（Ｈ３ ＢＯ３ ）水溶液を添加
することによって過飽和状態を作りＳｉＯ２ を析出さ
せ堆積させる工程となっている。
【０００７】さらに、本発明の望ましい実施様態を述べ
ると、前記の第１の導電型の不純物をイオン注入する工
程が、相補型ＭＯＳ回路装置の第１の導電型のウェルを
形成する不純物をイオン注入する工程であり、逆導電型
の不純物をイオン注入する工程が逆導電型のウェルを形
成する不純物をイオン注入する工程となっている。
ると、前記の第１の導電型の不純物をイオン注入する工
程が、相補型ＭＯＳ回路装置の第１の導電型のウェルを
形成する不純物をイオン注入する工程であり、逆導電型
の不純物をイオン注入する工程が逆導電型のウェルを形
成する不純物をイオン注入する工程となっている。
【０００８】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００９】図１（ａ）〜（ｄ）は本発明の一実施例の
工程断面図である。シリコン基板１の上にシリコン酸化
膜２を形成し、リソグラフィ工程によってフォトレジス
ト３を形成し、これをマスクとしてリンイオン注入４を
行う。〔図１（ａ）〕。その結果、リン注入層６が形成
される。続いて、ケイフッ素酸（Ｈ２ＳｉＦ６ ）に二
酸化シリコン（ＳｉＯ２ ）を溶解しさらにホウ酸（Ｈ
３ ＢＯ３ ）水溶液を添加し過飽和状態とした溶液に
シリコン基板１をさらすと（液相成長法）、シリコン酸
化膜の選択成長がおこりフォトレジスト３の開孔部に対
してのみシリコン酸化膜が形成される〔図１（ｂ）〕。 続いてフォトレジスト３を除去し選択成長シリコン酸化
膜５をマスクとしてボロンイオン注入７を行う。続いて
例えば１２００℃で４時間の熱処理を施し、シリコン酸
化膜を除去すれば、図１（ｄ）のごとくＮウェル８とＰ
ウェル９が得られる。
工程断面図である。シリコン基板１の上にシリコン酸化
膜２を形成し、リソグラフィ工程によってフォトレジス
ト３を形成し、これをマスクとしてリンイオン注入４を
行う。〔図１（ａ）〕。その結果、リン注入層６が形成
される。続いて、ケイフッ素酸（Ｈ２ＳｉＦ６ ）に二
酸化シリコン（ＳｉＯ２ ）を溶解しさらにホウ酸（Ｈ
３ ＢＯ３ ）水溶液を添加し過飽和状態とした溶液に
シリコン基板１をさらすと（液相成長法）、シリコン酸
化膜の選択成長がおこりフォトレジスト３の開孔部に対
してのみシリコン酸化膜が形成される〔図１（ｂ）〕。 続いてフォトレジスト３を除去し選択成長シリコン酸化
膜５をマスクとしてボロンイオン注入７を行う。続いて
例えば１２００℃で４時間の熱処理を施し、シリコン酸
化膜を除去すれば、図１（ｄ）のごとくＮウェル８とＰ
ウェル９が得られる。
【００１０】図２（ａ）〜（ｄ）は本発明の第２の実施
例を説明する工程断面図である。第２の実施例において
は、バイポーラトランジスタを構成するエピ成長層下の
ｎ＋ 拡散層とそれを電気的に分離するＰ型拡散層が、
本発明の方法を用いて形成される。第１の実施例と同様
の工程手順によってヒ素とボロンを順次シリコン基板に
イオン注入しヒ素埋込層１３とボロン埋込層１４を形成
する〔図２（ａ）〜（ｃ）〕。その後ｎ型シリコンエピ
タキシャル成長を行い、リソグラフィ工程とイオン注入
工程によってＰ型拡散層１６を形成する〔図２（ｄ）〕
。 以上、本発明の方法によってバイポーラトランジスタを
構成するｎ＋ 埋込層と分離領域が形成された。
例を説明する工程断面図である。第２の実施例において
は、バイポーラトランジスタを構成するエピ成長層下の
ｎ＋ 拡散層とそれを電気的に分離するＰ型拡散層が、
本発明の方法を用いて形成される。第１の実施例と同様
の工程手順によってヒ素とボロンを順次シリコン基板に
イオン注入しヒ素埋込層１３とボロン埋込層１４を形成
する〔図２（ａ）〜（ｃ）〕。その後ｎ型シリコンエピ
タキシャル成長を行い、リソグラフィ工程とイオン注入
工程によってＰ型拡散層１６を形成する〔図２（ｄ）〕
。 以上、本発明の方法によってバイポーラトランジスタを
構成するｎ＋ 埋込層と分離領域が形成された。
【００１１】
【発明の効果】以上説明したように本発明は、フォトレ
ジストに対して酸化膜を選択成長させることによってウ
ェルを形成するイオン注入をセレフアライン化できるの
で、相補型ＭＯＳ回路装置のウェル形成工程を著しく短
縮できる、もしくは半導体基板表面上にパターン精度の
悪化をもたらす段差を形成させずにウェルのセルフアラ
イン工程を実現できるという効果を有する。
ジストに対して酸化膜を選択成長させることによってウ
ェルを形成するイオン注入をセレフアライン化できるの
で、相補型ＭＯＳ回路装置のウェル形成工程を著しく短
縮できる、もしくは半導体基板表面上にパターン精度の
悪化をもたらす段差を形成させずにウェルのセルフアラ
イン工程を実現できるという効果を有する。
【図１】本発明の第１の実施例の工程断面図である。
【図２】本発明の第２の実施例の工程断面図である。
【図３】従来技術を示す工程断面図である。
【図４】他の従来例を示す工程断面図である。
Claims (3)
- 【請求項１】 半導体基板の一主面にフォトリソグラ
フィ工程によってフォトレジストマスクを形成する工程
と、第１の導電型の不純物をイオン注入する工程と、該
フォトレジストマスクの開孔部に対して絶縁膜を選択的
に成長させる工程と、該フォトレジストマスクを除去す
る工程と、前記選択的に成長した絶縁膜をマスクとして
逆導電型の不純物をイオン注入する工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法
において、フォトレジストマスクの開孔部に対して絶縁
膜を選択的に成長させる工程が、ケイフッ化水素酸（Ｈ
２ ＳｉＦ６ ）に二酸化シリコン（ＳｉＯ２ ）を溶
解した飽和水溶液に対し、ホウ酸（Ｈ３ ＢＯ３ ）水
溶液を添加することによって過飽和状態を作りＳｉＯ２
を折出させ堆積させる工程であることを特徴とする半
導体装置の製造方法。 - 【請求項３】 請求項１又は２記載の半導体装置の製
造方法において、第１の導電型の不純物をイオン注入す
る工程が、相補型ＭＯＳ回路装置の第１の導電型のウェ
ルを形成する不純物をイオン注入する工程であり、逆導
電型の不純物をイオン注入する工程が逆導電型のウェル
を形成する不純物をイオン注入する工程であることを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115160A JPH04343264A (ja) | 1991-05-21 | 1991-05-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115160A JPH04343264A (ja) | 1991-05-21 | 1991-05-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04343264A true JPH04343264A (ja) | 1992-11-30 |
Family
ID=14655822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3115160A Pending JPH04343264A (ja) | 1991-05-21 | 1991-05-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04343264A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08204042A (ja) * | 1995-01-25 | 1996-08-09 | Nec Corp | 半導体装置の製造方法 |
| US5571745A (en) * | 1994-08-01 | 1996-11-05 | Nec Corporation | Fabrication method of semiconductor device containing n- and p-channel MOSFETs |
| US5731214A (en) * | 1996-03-02 | 1998-03-24 | Yamaha Corporation | Manufacture of semiconductor device with self-aligned doping |
| KR100677997B1 (ko) * | 2005-12-28 | 2007-02-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
-
1991
- 1991-05-21 JP JP3115160A patent/JPH04343264A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5571745A (en) * | 1994-08-01 | 1996-11-05 | Nec Corporation | Fabrication method of semiconductor device containing n- and p-channel MOSFETs |
| JPH08204042A (ja) * | 1995-01-25 | 1996-08-09 | Nec Corp | 半導体装置の製造方法 |
| US5731214A (en) * | 1996-03-02 | 1998-03-24 | Yamaha Corporation | Manufacture of semiconductor device with self-aligned doping |
| KR100677997B1 (ko) * | 2005-12-28 | 2007-02-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000201 |