JPH06260607A

JPH06260607A - 半導体装置およびその製造方法

Info

Publication number: JPH06260607A
Application number: JP5047733A
Authority: JP
Inventors: Shinichiro Kimura; 紳一郎木村; Tsuneo Terasawa; 恒男寺澤; Toshiyuki Yoshimura; 俊之吉村; Shizunori Oyu; 静憲大湯
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-03-09
Filing date: 1993-03-09
Publication date: 1994-09-16

Abstract

(57)【要約】【目的】本発明の目的は、ＣＭＯＳ構造に特有な、導
電型の異なる領域を形成するためのリソグラフィ工程を
簡略化するプロセスを提供し、かつ、このプロセスを使
用した半導体装置を提供することにある。【構成】プロセス的には、ホトレジストマスクを通り
抜けるイオン打ち込みや、ホトレジストパターンを反転
する方法を用いて、１回のリソグラフィ工程だけで、導
電型のことなる領域が形成できるようにする。また、こ
の結果、デバイス的には、ウェル領域の深さが異なる基
板が形成される。【効果】リソグラフィ工程が簡略化されることで、Ｌ
ＳＩチップの製造工程数が減少し、コストの低減にな
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係り、特に製造工程を簡略化できる金属−酸
化膜−半導体型の電界効果半導体装置（Metal Oxide Se
miconductorfield effect transistor；以下、ＭＯＳＦ
ＥＴと略す)およびその製造方法に関する。

【０００２】

【従来の技術】ＭＯＳＦＥＴを用いた集積回路の代表例
であるダイナミック・ランダムアクセス・メモリは、現
在、０．８ミクロンの技術を用いて、４メガビットの量
産が行われている。また、次世代の０．５ミクロン技術
を使用する１６メガビットも小規模ながら量産化が始ま
っている。今後も、微細化技術の進歩と相俟って、半導
体素子が縮小され、集積度の向上が実現されるのは間違
いない。ところで、ＭＯＳＦＥＴなどの半導体素子の微
細化は、単に寸法の縮小だけで達成されてきたのではな
く、寸法の縮小に伴って顕著になる、短チャネル効果
や、パンチスルー現象などの望ましくない現象を、効果
的に抑制してきた結果でもある。この際の指針となった
のが、比例縮小則であり、これに従って、寸法の縮小と
ともに、基板濃度を増加させ、ゲート酸化膜を薄くし、
かつ、ソースドレインの拡散層を浅くしてきた。今後も
半導体素子、特に、ＭＯＳＦＥＴを微細化して行くため
には、この指針に従わざるを得ないが、このために、Ｍ
ＯＳＦＥＴの製造工数が増加し、製造コストの増加とい
う大きな問題を引き起こしている。

【０００３】ゲート電極寸法が０．５μｍ以下のＭＯＳ
ＦＥＴでは、その断面形状は図２に示すようになってい
る。消費電力の増加を抑制するために、ＣＭＯＳ構造が
採用されており、また、微細化に対応するために、特
に、基板内部の不純物層が複雑に形成されている。例え
ば、（５）（６）は、素子分離特性を向上させるために
形成される不純物層である。これらの不純物層は、基板
構造がＣＭＯＳであるために、後述するように、一方の
領域をホトレジストなどのマスクで被い、開口している
部分にのみ不純物をイオン打ち込みし、さらに、この工
程を、異なる領域を形成するためにもう１回繰り返す。
このように、異なる不純物領域を形成するためのホトレ
ジスト工程は、後述するように、ウェル形成工程、素子
分離形成工程、しきい値電圧制御のためのチャネルイオ
ン打ち込み工程、低濃度拡散層形成工程、高濃度拡散層
形成工程など、ＣＭＯＳ構造では不可欠な工程になって
いる。

【０００４】図３から図６を用いて、従来の半導体装置
の製造工程を詳細に説明する。まず図３（ａ）に示した
ように、ｐ型１０Ω・ｃｍの半導体基板（１）表面に、
公知の熱酸化法を用いて、酸化膜（２０）を２０ｎｍ程
度成長させる。さらに、この表面に、これも公知の気層
成長法を用いて、シリコン窒化膜（２１）を１００ｎｍ
程度堆積する。次に、図３（ｂ）に示したように、ホト
レジストマスク（２２）を用いて、窒化膜（２１）を所
望の形状に加工して、酸化膜（２０）表面を露出させ
る。窒化膜（２１）の加工は酸化膜（２０）で止まるよ
うにする。さらに、図３（ｃ）のように、窒化膜（２
１）をマスクにして、リンをイオン打ち込みする。打ち
込み量は１０¹²〜１０¹³／ｃｍ²程度である。また、打
ち込みエネルギーは６０ＫｅＶとした。その後、図３
（ｄ）に示したように、表面を酸化すると、窒化膜（２
１）で被われた領域は酸化しないので、基板表面に選択
的に酸化膜（２０’）が成長する。

【０００５】そして今度は、図３（ｅ）のように、窒化
膜（２２）を除去して、選択的に成長した酸化膜（２
０’）をマスクに、ボロンをイオン打ち込みする。打ち
込み量は１０¹²〜１０¹³／ｃｍ²である。ここでは、Ｂ
Ｆ₂イオンを用いて、ボロンを導入した。打ち込みエネ
ルギーは６０ＫｅＶである。

【０００６】次に、図４（ａ）に示したように、１１０
０℃での熱処理を行って、基板（１）に打ち込んだリン
（２）とボロン（３）を熱拡散させて、深さ３μｍ程度
のウェル領域を作る。これで、同一基板（１）内に、導
電型の異なるウェル領域を形成する工程が終了する。ウ
ェル形成では、選択酸化法を用いているので、ホトレジ
ストのパターン形成工程は一回でよい。次に、素子分離
領域の形成を行う。この工程でも、上述したような選択
酸化法を使用する。図４（ｂ）に示したように、基板
（１）表面を酸化膜（２０）と窒化膜（２１）で被う。
酸化膜と窒化膜の膜厚は、それぞれ、１５ｎｍと１００
ｎｍである。この窒化膜（２１）を図４（ｃ）に示した
ように、ホトレジスト（２２）をマスクとして、ＭＯＳ
ＦＥＴの活性領域（ＭＯＳＦＥＴのソース・ドレインや
チャネルが形成される領域）のパターンに加工する。そ
して、図４（ｄ）に示したように、基板表面を１０００
℃程度で酸化すると、選択的に酸化が進行するために、
窒化膜（２１）で被われていない領域にのみ、酸化膜
（４）が成長する。膜厚は４００ｎｍ程度である。この
ままでは素子分離特性が不十分なので、酸化膜（４）と
基板の界面の不純物濃度を高くし、分離特性を改善す
る。そこで、酸化膜（４）を通りこすイオン打ち込みを
行う。このために、ｐウェル領域（３）を被うホトレジ
ストマスク（２２）を形成して、開口しているｎウェル
領域（２）にリンをイオン打ち込みする。酸化膜（４）
と基板の界面に不純物層のピーク濃度位置が来るように
するために、リンを２００ＫｅＶで打ち込んだ。打ち込
み量は１０¹³／ｃｍ²程度である。

【０００７】次に、図５（ａ）に示したように、ｎウェ
ル領域（２）をホトレジストマスク（２２）で被い、ボ
ロンを酸化膜（４）界面に濃度のピーク位置が存在する
条件でイオン打ち込みを行う。打ち込みエネルギーは１
５０ＫｅＶ、打ち込み量は１０¹³／ｃｍ²程度である。
通常は、このイオン打ち込みの後で、ＭＯＳＦＥＴの短
チャネル特性を改善するためや、しきい値電圧の調整の
ために、ｎウェル、ｐウェルにそれぞれマスクプロセス
を用いて、適当な不純物をイオン打ち込みする。しか
し、ここでは、説明を簡単にするために、この工程は省
略した。これで、素子分離領域の形成が終了し、ＭＯＳ
ＦＥＴの作成に工程が移る。そこでまず、基板（２）表
面を清浄にして、活性領域の基板表面を露出させた後
に、１０ｎｍ程度のゲート酸化膜（７）を成長させ、さ
らに、図５（ｂ）に示したように、ゲート電極（８）を
形成する。ゲート電極には、リンを１０²⁰／ｃｍ³以上
含んだ、多結晶シリコンを用いた。次に、ＭＯＳＦＥＴ
のソースとドレインとなる拡散層を形成する。このため
に、まず、図５（ｃ）に示したように、ホトレジストマ
スク（２２）を用いて、ｐＭＯＳＦＥＴとなるＭＯＳＦ
ＥＴを露出させて、ここにＢＦ₂を２０ＫｅＶ、５ｘ１
０¹³／ｃｍ²の条件でイオン打ち込みする。ここでは、
いわゆる電界緩和型のＭＯＳＦＥＴ構造を用いてプロセ
スを説明しており、この工程は低濃度のｐ型拡散層
（９）を形成するためにある。同様に、ｎ型の拡散層を
形成するために、ｎＭＯＳＦＥＴとなるＭＯＳＦＥＴを
露出させて、リンを２０ＫｅＶ、５ｘ１０¹³／ｃｍ²の
条件でイオン打ち込みする。これによって、低濃度のｎ
型拡散層（１０）が形成される（図５（ｄ））。

【０００８】次に、高濃度の拡散層を形成するが、その
前に、図５（ｅ）に示したように、ゲート電極（８）の
側壁にのみ、側壁絶縁膜（１１）を形成する。これは、
基板全面に堆積した絶縁膜を、公知の異方性ドライエッ
チング法で除去することにより、自己整合的に作ること
ができる。

【０００９】そして、図６（ａ）に示したように、再び
ｐＭＯＳＦＥＴとなる領域を露出させて、ＢＦ₂を３０
ＫｅＶ、５ｘ１０¹⁵／ｃｍ²の条件でイオン打ち込みす
る。ゲート電極（８）の側壁には側壁絶縁膜（１１）が
あるので、低濃度拡散層（９）と高濃度拡散層（１２）
とには、側壁絶縁膜の膜厚に応じたずれが生じ、電界緩
和に効果がある。同様に、図６（ｂ）に示したように、
ｎＭＯＳＦＥＴとなる領域を露出させて、ヒ素を３０Ｋ
ｅＶ、５ｘ１０¹⁵／ｃｍ²の条件でイオン打ち込みした
（１３）。図６の（ｃ）と（ｄ）は、層間絶縁膜の形
成、および、配線の形成工程を示しており、（１４）が
層間絶縁膜、（１５）がコンタクト孔を埋めているタン
グステン、（１６）が配線となるアルミを主成分として
金属である。

【００１０】

【発明が解決しようとする課題】以上詳細に説明したよ
うに、従来のＣＭＯＳ構造のＬＳＩの製造方法では、同
一基板上に導電型の異なるＭＯＳＦＥＴを作成しなけれ
ばならないために、不純物を導入するたびに、一方のＭ
ＯＳＦＥＴをホトレジストマスクで被うという工程を必
要とする。この工程は、レジスト膜の塗布、露光機によ
る露光、現像液を用いた現像、レジストを硬化させるた
めのベーキングなどの工程からなっており、前述したよ
うに、ＣＭＯＳ構造においては、数回にわたって繰り返
される工程である。さらに、イオン打ち込み後には、マ
スクとなったレジストの除去などの洗浄工程がある。レ
ジストの除去には、通常、酸素プラズマを使用するため
に、ゲート酸化膜が露出しているような状況では、ゲー
ト酸化膜を破壊する懸念がある。また、レジストの除去
に際して、レジスト中に打ち込まれた、イオン打ち込み
に起因する重金属汚染などが、基板表面に残るなどの問
題があり、ＬＳＩの歩留まり低下の原因のひとつとなっ
ている。

【００１１】従って、本発明の目的は、ＣＭＯＳ構造に
特有な、導電型の異なる領域を形成するためのリソグラ
フィ工程を簡略化することの可能な半導体装置およびそ
の製造方法を提供することにある。

【００１２】

【課題を解決するための手段】これらの問題を解決し
て、ＣＭＯＳ構造を形成するための不純物導入工程を簡
略化して、ＬＳＩの製造コストを低減するために、本発
明では以下に述べるようなプロセスを考案した。その詳
細は実施例で述べることにするが、その要点は、一方の
ＭＯＳＦＥＴを被うマスクだけを用いて、種類の異なる
不純物イオンを打ち込むことにある。ひとつの方法は、
マスクを通したイオン打ち込みである。マスクで被われ
ていない領域にも当然不純物は打ち込まれるが、打ち込
みエネルギーとマスクの膜厚を調整することで、図１の
本発明の半導体装置の断面図に示したように、デバイス
特性には影響を及ぼさない、基板の深い領域に不純物層
を形成することができる。図１では、ボロン打ち込みを
マスクを通して行っているので、ボロンによる不純物層
（３のｐウェルと、６）が、ｎウェル（２）や（５）で
示した、リンによる不純物層より深い位置に存在してい
る。また、このようなマスクを通した不純物のイオン打
ち込みには、メガボルトの加速電圧が得られる、高エネ
ルギーイオン打ち込みを用いた。もうひとつの方法は、
第２の実施例で述べられているが、マスクパターンを転
写するという方法である。光に対する感光特性の異なる
ホトレジストを用いることで、一方のパターンの反転パ
ターンを容易に形成できる方法を用いた。

【００１３】

【作用】本発明による不純物の導入方法は、高エネルギ
ーイオン打ち込みを用いた場合には、２重ウェル形成、
および、素子分離酸化膜界面への不純物の導入に使用で
きる。この他にも、ＣＭＯＳ構造においては、しきい値
電圧の設定にもこの方法が使用できる可能性がある。し
かし、比較的浅い接合を必要とする、ソースドレインな
どの拡散層の形成に関しては、高エネルギーイオン打ち
込みを用いた場合、不純物分布がエネルギーに応じ広が
るために、この方法を使用するのは難しい。しかし、あ
まり微細化を必要としないＬＳＩにおいては、マスクの
膜厚を適当に選ぶことにより、拡散層の形成工程にま
で、本発明を適用することも可能である。

【００１４】また、マスクパターンの転写法を用いれ
ば、上記のどの工程にも本発明を適用することが可能で
ある。本発明を用いることで、不純物を導入する工程に
おける工数が減少するとともに、露光装置のように高価
な装置を使う回数も減り、露光装置をより効率的に使え
るようになる。その結果、ＬＳＩチップの製造コストを
低減することが可能となる。簡単な試算は難しいが、最
大２０％程度の工数を削減できるものと考えられる。

【００１５】

【実施例】以下、図を参照して、本発明の実施例を詳細
に説明する。まず、これまでのＣＭＯＳ構造の半導体装
置の製造法においては、図３（ｄ）に示したように、選
択酸化法を用いることで、ｎウェル領域（２）と、ｐウ
ェル領域（３）には段差ができる。この段差は、活性領
域のホトレジストパターン（２２）形成に際して（図４
（ｃ））、位置合わせの基準となり、正確な位置合わせ
を行うのには不可欠である。一方、本発明の実施例では
選択酸化法を用いていないために、マスク合わせの基準
となる段差は形成されない。そこで予め、別のパターン
を用いて、位置合わせパターンを基板表面に形成してお
くことも可能であるが、これでは、工程簡略化を目標と
した本発明の目的には適さない。そこで、本発明では、
特開昭６２−１１５１６４号公報に開示されている、基
板裏面のパターンを検出する方法を採用した。この方法
は、従来、基板表面に形成した検出用パターンに加え
て、裏面にもパターンを作り、合わせ精度を向上させる
ものである。本発明の実施例では、図７（ａ）の基板の
模式図に示したように、基板製造メーカーが裏面にレー
ザー加工装置でシリアル番号を入れる際に、検出用パタ
ーンも形成するようにしたものである。これを、裏面に
も検出光を当てられるように改造した露光装置を用い
て、リソグラフィを行った。この裏面による検出を必要
とするのは、ウェルパターンと素子分離領域パターンの
形成工程だけであり、それ以降では、素子分離パターン
で形成される段差を検出に使うことができる。このよう
に裏面に検出パターンを有する半導体基板（１）（ｐ型
１０Ω・ｃｍ）の表面に、図７（ａ）に示すように酸化
膜（２０）を２０ｎｍ程度成長させる。

【００１６】この表面にホトレジストパターン（２２）
を形成して、図７（ｂ）に示したように、ｎウェル領域
用に、リンをイオン打ち込みする。本実施例では、上述
した従来のＣＭＯＳ構造と異なり、ウェル拡散という長
時間の熱処理を必要とする工程を省くために、高エネル
ギーイオン打ち込みを用いて、不純物分布の設定を行っ
た。そのために、リンを２ＭｅＶ、１ＭｅＶ、０．５Ｍ
ｅＶの加速エネルギーで３回に分けて打ち込んだ。打ち
込み量は、５ｘ１０¹²から１ｘ１０¹³／ｃｍ²である。
このリンの不純物分布を示したのが、図１２である。高
エネルギーイオン打ち込みの特徴として、表面方向に分
布がなだらかになる、非対称形状が得られている。熱処
理後の濃度は約３ｘ１０¹⁶／ｃｍ³であり、深さは約３
μｍである。また、このリンがｐウェル領域に打ち込ま
れないようにするために、ホトレジストマスク（２２）
の厚さは３〜４μｍとした。次に、図７（ｃ）に示した
ように、このホトレジストマスク（２２）を残したまま
で、ｐウェルを形成するために、ボロンをイオン打ち込
みする。ホトレジストマスクを通過して、基板にボロン
が打ち込まれるようにするために、打ち込みエネルギー
を最大５ＭｅＶとして、４ＭｅＶ、３ＭｅＶの３回に分
けて打ち込んだ。打ち込み量は、５ｘ１０¹²から１ｘ１
０¹³／ｃｍ²である。この時の不純物分布を図１１に示
した。リンの場合とほぼ同じ分布が得られており、深さ
は２．５μｍ程度であった。一方、ホトレジストマスク
で被われていないｎウェル領域にもボロンが打ち込ま
れ、リンの不純物層の下に、ボロン層が形成される。こ
の様子を示したのが、図１２であり、深さにして４μｍ
から６μｍの間にボロンが存在しているのがわかった。
なお、打ち込み量が少ないために、基板内部には欠陥な
どは観測されなかった。この基板を１０００℃で６０分
程度熱処理し、図７（ｄ）に示したような、ウェル分布
を持つ基板を得た。ｎウェル領域（２）の下に、基板
（１）よりは濃度の高いｐ型領域（３）が存在するの
が、本発明による基板の特徴である。また、従来のウェ
ル構造を実現するためには、１１００℃程度の高温で数
十時間の熱処理を必要としていたが、本発明では１００
０℃で６０分の熱処理しか行っていない。これは、処理
時間の短縮、エネルギーの節約につながる。この基板の
表面に、図７（ｅ）に示したように、酸化膜（４）を約
４００ｎｍ堆積する。この酸化膜（４）は素子分離領域
を形成する酸化膜となる。従来のＭＯＳＦＥＴでは、上
述したように、選択酸化法を用いて素子分離領域を形成
していたが、この工程には長時間の酸化を必要とする。
また、素子分離特性は、これも前述したように、酸化膜
界面に打ち込んだ不純物の分布で決まっているので、必
ずしも、これまでの選択酸化法を採用する必要はない。
本実施例では、工程時間の短縮をも考慮して、堆積した
酸化膜を素子分離領域に用いた。

【００１７】次に、図８（ａ）に示したように、ＭＯＳ
ＦＥＴの活性領域を露出させるためのパターン形成を行
う。この素子分離領域のパターン形成にも、裏面の合わ
せパターンを用いた、マスク合わせ法を採用した。そし
て、ウェル形成に用いた方法により、同一のマスク（２
２）を用いて、酸化膜界面に導電型の異なる不純物イオ
ンを打ち込む。まず、図８（ｂ）に示したように、基板
表面に、イオン打ち込みに伴う汚染を防止する酸化膜
（２０）を成長させる。さらに、ｐウェル領域（３）を
保護するマスク（２２）を形成して、リンをイオン打ち
込みする。酸化膜界面にピーク濃度位置が来るようにす
るために、リンイオンを、２００ＫｅＶのエネルギーで
打ち込んだ。酸化膜で被われていない基板内部にも、リ
ン（５）は打ち込まれる。打ち込み量は、１ｘ１０¹³／
ｃｍ²である。次に、ホトレジストマスク（２２）を残
したままで、図８（ｃ）に示したように、ｐ型領域にボ
ロンをイオン打ち込みする。マスク（２２）の厚さが１
μｍで、酸化膜（４）が４００ｎｍなので、ボロンの打
ち込みエネルギーは１．５ＭｅＶ程度とした。レジスト
マスクのイオンの阻止能力（イオンの進行を止める能力
を表すパラメータ）は、酸化膜の半分程度なので、酸化
膜（４）で被われていないウェル領域でのボロンの深さ
は、約０．５μｍとなり、表面に作られるｎ型ＭＯＳＦ
ＥＴの特性には影響を及ぼすことはない。また、マスク
（２２）で被っていないｐウェル領域にも、ボロンが打
ち込まれるが、これは２μｍ程度の深さであるために、
ｐ型ＭＯＳＦＥＴの特性には影響はない。次に、図８
（ｄ）に示したように、ホトレジストマスクを除去し
て、熱処理を加え、打ち込んだ不純物を活性化させる。
熱処理時間は、９００℃、１０分である。さらに、図８
（ｅ）に示したように、酸化膜（４）の側壁に、側壁酸
化膜（４’）を形成して、酸化膜の作る段差に傾斜をつ
ける。これ以降の工程におけるパターン形成を容易にす
るためである。

【００１８】これ以降の工程は、従来ＣＭＯＳＦＥＴの
製造工程とまったくおなじである。まず、図９（ａ）に
示したように、ゲート酸化膜（７）を成長させ、ゲート
電極（８）を所望の形状にする。次に、図９（ｂ）のよ
うに、ホトレジストマスク（２２）を形成して、ｐＭＯ
ＳＦＥＴの低濃度拡散層となるｐ型層（９）をＢＦ₂打
ち込みで形成する。さらに、図９（ｃ）のように、ｎＭ
ＯＳＦＥＴの領域を開けたホトレジストマスク（２２）
を形成して、リンをイオン打ち込みする。続いて、図９
（ｄ）のように、ゲート電極（８）の側壁に側壁絶縁膜
（１１）を形した後に、ｐＭＯＳＦＥＴの領域を開口し
て、高濃度のｐ型拡散層（１２）を形成する。同じよう
に、図９（ｅ）のように、高濃度ｎ型拡散層（１３）を
形成する。最後に、図１０（ａ）、（ｂ）に示したよう
に、層間絶縁膜（１４）の堆積、コンタクト孔形成、そ
の埋込（１５）、配線（１６）の形成を終了して、本発
明の半導体装置を完成する。

【００１９】上記の本発明の第１の実施例では、高エネ
ルギーイオン打ち込み技術を用いて、１回のマスクパタ
ーン形成だけで、異なるウェル領域に不純物を打ち込ん
だ例を述べた。しかし、高エネルギーイオン打ち込みで
は、分布の制御が非常に難しく、予め、最適な条件を求
めておく必要がある。ＣＭＯＳ構造を実現するために頻
繁に行われる、不純物導入に伴うホトレジストマスク形
成工程を、１回のマスク工程で行うことにより、工程を
簡略化するため、第２の実施例として、高エネルギーイ
オン打ち込みを使用しない方法を考案した。このために
は、パターン形成したホトレジスト上に別のホトレジス
トを塗布して、既存のパターンの反転パターンを形成す
る方法を採用した。この第２の実施例を、図１３を用い
て説明する。なお、本実施例は、高エネルギーイオン打
ち込みを用いた第１の実施例と異なり、ＭＯＳＦＥＴの
拡散層の形成など、高濃度のイオン打ち込みを必要とす
る工程にも使用できるが、手順はすべての工程で共通な
ので、ここでは、ウェル形成を例に説明して、他は省略
することにする。まず、図１３（ａ）に示したように、
ｐ型１０Ω・ｃｍの基板（１）表面に、２０ｎｍ程度の
酸化膜（２０）を成長させる。次に、図１３（ｂ）に示
したように、ホトレジストパターン（２２）を形成した
後に、リンをイオン打ち込みする。打ち込み条件は、従
来のＣＭＯＳ構造を作る際の条件と同じである。ホトレ
ジストは、光が照射された領域が残る、ポジ型のレジス
トである。次に、図１３（ｃ）に示したように、全面に
ネガ型のホトレジスト（２２’）を塗布する。ネガ型の
ホトレジストは、図中に示したように、ポジ型のレジス
トの上にも形成される。そこで、図１３（ｄ）に示した
ように、酸素プラズマ中でポジ型のレジスト（２２）の
表面近傍を除去して、ネガ型レジスト（２２’）の表面
を露出させる。そして、全面に光を照射すると、ポジ型
のレジスト（２２）は光に感光して現像液で除去できる
ようになる。その結果、図１４（ａ）に示したように、
パターンが反転されたネガ型のレジスト（２２’）が残
る。これをマスクにして、図１４（ｂ）に示したよう
に、ｐウェルを作るために、ボロンをイオン打ち込みす
る。さらに、図１４（ｃ）に示したように、熱処理を行
って、２重ウェル構造を実現する。

【００２０】

【発明の効果】以上述べてきた本発明を使用すれば、導
電型の異なる領域を作るために、２回のリソグラフィ工
程を通す必要がなくなる。第１の実施例では、高エネル
ギーイオン打ち込みという特殊な装置を用いているため
に、結晶欠陥などの問題から、高濃度の不純物層を作る
ことはできないが、第２の実施例では、反転パターンを
形成するだけなので、どのようなイオン打ち込みプロセ
スにも対応できる。

【００２１】ＣＭＯＳ構造では、このような不純物層形
成のためのリソグラフィ工程が、ウェル形成工程、素子
分離形成工程、チャネルイオン打ち込み工程、低濃度拡
散層形成工程、高濃度拡散層形成工程、などに必要であ
り、ＣＭＯＳ工程の約２０％程度を占めている。これら
の工程において、本発明を実施すれば、工程が短縮でき
るだけではなく、また、第１の実施例でも述べたよう
に、高温の熱処理工程をなくすことなどができるため
に、製造ラインの維持費などの削減にも貢献し、チップ
コストの低減がはかれる。

【図面の簡単な説明】

【図１】本発明の実施例による半導体装置の断面図であ
る。

【図２】従来の半導体装置の断面図である。

【図３】従来の半導体装置の製造工程を示す図である。

【図４】従来の半導体装置の製造工程を示す図である。

【図５】従来の半導体装置の製造工程を示す図である。

【図６】従来の半導体装置の製造工程を示す図である。

【図７】本発明の第１の実施例による半導体装置の製造
工程を示す図である。

【図８】本発明の第１の実施例による半導体装置の製造
工程を示す図である。

【図９】本発明の第１の実施例による半導体装置の製造
工程を示す図である。

【図１０】本発明の第１の実施例による半導体装置の製
造工程を示す図である。

【図１１】ｐウェル領域のボロン濃度分布である。

【図１２】ｎウェル領域のリンとボロンの濃度分布であ
る。

【図１３】本発明の第２の実施例による半導体装置の製
造工程を示す図である。

【図１４】本発明の第２の実施例による半導体装置の製
造工程を示す図である。

【符号の説明】

１…ｐ型半導体基板、２…ｎウェル領域、３…ｐウェル
領域、４、４’…素子分離領域、５…リン不純物層、６
…ボロンの不純物層、７…ゲート酸化膜、８…ゲート電
極、９…ボロンの低濃度拡散層、１０…リンの低濃度拡
散層、１１…側壁酸化膜、１２…ボロンの高濃度拡散
層、１３…ヒ素の高濃度拡散層、１４…層間絶縁膜、１
５…コンタクト孔を埋める金属、１６…配線金属、２０
…酸化膜、２１…窒化膜、２２、２２’…ホトレジス
ト。

フロントページの続き (72)発明者大湯静憲東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基体中に該半導体基体
より濃度が高い第１導電型および第２導電型の半導体領
域を具備し、該第１導電型の半導体領域の下に該第２導電型の半導体
領域が存在するか、もしくは、該第２導電型の半導体領
域の下に該第１導電型の半導体領域が存在するかのどち
らかであることを特徴とする半導体装置。
【請求項２】該第１、第２の半導体領域中に、それぞれ
の領域と同じ導電型で濃度の高い、第３、第４の半導体
領域を具備し、該第３半導体領域の下に該第４半導体領域と導電型およ
び濃度がほぼ等しい半導体領域が存在するか、もしく
は、該第４半導体領域の下に該第３半導体領域と導電型
および濃度がほぼ等しい半導体領域が存在するかのどち
らかであることを特徴とする請求項１に記載の半導体装
置。
【請求項３】上記半導体基体表面に形成されたゲート絶
縁膜およびゲート電極を有するＭＯＳトランジスタを具
備してなることを特徴とする請求項１または請求項２に
記載の半導体装置。
【請求項４】半導体基板の表面の第１の所望部分に第１
の有機膜を形成する第１の工程と、該第１の有機膜をマスクにして、該第１の有機膜に被わ
れていない半導体領域に不純物を数回にわたってイオン
打ち込みする第２の工程と、該第２の工程で形成した半導体領域とは導電型の異なる
領域を形成するために、上記第１の有機膜を通して不純
物を数回にわたってイオン打ち込みを行う第３の工程
と、上記半導体基板に熱処理を加える第４の工程と、上記半導体基板の表面の第２の所望部分に酸化膜を形成
する第５の工程と、上記半導体基板の表面の上記第１の所望部分に第２の有
機膜を形成して、これをマスクにして、該第２の有機膜
で被われていない半導体領域に不純物をイオン打ち込み
する第６の工程と、上記第６の工程でイオン打ち込みされる上記不純物と導
電型の異なる領域を形成するために上記第２の有機膜を
通して上記半導体基板の表面に不純物をイオン打ち込み
する第７の工程と、上記第２の有機膜を除去する第８の工程と、上記半導体基板の表面にゲート酸化膜、ゲート電極、ソ
ース・ドレイン領域、を有するＭＯＳトランジスタを形
成する第９の工程とを含むことを特徴とする半導体装置
の製造方法。
【請求項５】半導体基板の表面の第１の所望部分にポジ
型の第１の光感応性有機膜を形成する第１の工程と、該第１の光感応性有機膜をマスクにして、該第１の光感
応性有機膜に被われていない半導体領域に不純物をイオ
ン打ち込みする第２の工程と、しかる後、上記半導体基板の表面にネガ型の第２の光感
応性有機膜を形成する第３の工程と、上記第３の工程で形成した上記第２の光感応性有機膜の
表面近傍を除去して、上記第１の工程で形成した第１の
光感応性有機膜の表面を露出させる第４の工程と、しかる後、上記第１と第２の光感応性有機膜の全面に光
を照射して、上記第１の工程で形成したポジ型の上記第
１の光感応性有機膜を感光させ、上記第１の光感応性有
機膜を選択的に除去する第５の工程と、しかる後、上記半導体基板の表面に残った上記第２の光
感応性有機膜をマスクとして、上記第２の工程でイオン
打ち込みされる上記不純物と導電型の異なる不純物をイ
オン打ち込みする第６の工程とを含むことを特徴とする
半導体装置の製造方法。