JPH0434329B2 - - Google Patents
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- Publication number
- JPH0434329B2 JPH0434329B2 JP62106030A JP10603087A JPH0434329B2 JP H0434329 B2 JPH0434329 B2 JP H0434329B2 JP 62106030 A JP62106030 A JP 62106030A JP 10603087 A JP10603087 A JP 10603087A JP H0434329 B2 JPH0434329 B2 JP H0434329B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- output
- reset
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はPLL制御に用いる２信号間の位相差
を検出する位相検波回路に関する。
を検出する位相検波回路に関する。
（従来の技術）
従来この種の回路は第５図のように２つの信号
検出回路１６，１７と、リセツト回路１８とから
構成されており、２つの信号R1とV1が到来した
ことを検出したリセツト信号（NANDゲート９
の出力信号）を、２つの信号到来検出出力にそれ
ぞれゲート合成（NANDゲート２及び８に加え
る）して位相検波出力U1，D1を出力していた。
検出回路１６，１７と、リセツト回路１８とから
構成されており、２つの信号R1とV1が到来した
ことを検出したリセツト信号（NANDゲート９
の出力信号）を、２つの信号到来検出出力にそれ
ぞれゲート合成（NANDゲート２及び８に加え
る）して位相検波出力U1，D1を出力していた。
（発明が解決しようとする問題点）
しかしそのような構成に於ては、先に信号が到
来した側の出力にのみ検出信号が現われ、同時に
到来した場合は何れにも検出信号が現われない。
来した側の出力にのみ検出信号が現われ、同時に
到来した場合は何れにも検出信号が現われない。
第２図ａは従来回路の入力信号R1，V1、
NANDゲート９の出力信号及び出力信号U1，D1
の波形について例示したものである。同図に於
て、入力信号R1が点線の如く入力信号V1より僅
かに早いときは、出力信号U1は点線の如く出力
するが、同時に到来するときは実線の如く出力信
号U1，D1は出力しない。
NANDゲート９の出力信号及び出力信号U1，D1
の波形について例示したものである。同図に於
て、入力信号R1が点線の如く入力信号V1より僅
かに早いときは、出力信号U1は点線の如く出力
するが、同時に到来するときは実線の如く出力信
号U1，D1は出力しない。
従つて、２つのパルスの積分差を位相検波出力
とする位相検波特性は第３図のａのように位相差
０の近くに不感帯が現われ、PLL制御が不安定
となる欠点があつた。
とする位相検波特性は第３図のａのように位相差
０の近くに不感帯が現われ、PLL制御が不安定
となる欠点があつた。
（問題点を解決するための手段）
本発明は２つの信号到来検出出力を何れも十分
飽和させた後リセツトさせ、２つの信号が到来し
たことを検出したリセツト信号を、２つの信号到
来検出出力何れにもゲート合成しないことによ
り、位相差０の近くの不感帯をなくし、更に、位
相差に対する検出のリニアリテイを改善するよう
にししたものである。以下本発明の実施例を図面
により詳細に説明する。
飽和させた後リセツトさせ、２つの信号が到来し
たことを検出したリセツト信号を、２つの信号到
来検出出力何れにもゲート合成しないことによ
り、位相差０の近くの不感帯をなくし、更に、位
相差に対する検出のリニアリテイを改善するよう
にししたものである。以下本発明の実施例を図面
により詳細に説明する。
（実施例）
第１図は本発明の一実施例で１，２，３，４，
５，６，７，８及び９はNANDゲートで、１０
は遅延回路、R1及びV1は入力信号、U1及びD1は
位相検波出力である。
５，６，７，８及び９はNANDゲートで、１０
は遅延回路、R1及びV1は入力信号、U1及びD1は
位相検波出力である。
NANDゲート１，２，３及び４で信号検出回
路１１を構成し、NANDゲート５，６，７及び
８でもう１つの信号検出回路１２を構成し、更
に、NANDゲート９及び遅延回路１０でリセツ
ト回路１３を構成している。
路１１を構成し、NANDゲート５，６，７及び
８でもう１つの信号検出回路１２を構成し、更
に、NANDゲート９及び遅延回路１０でリセツ
ト回路１３を構成している。
入力信号R1がＨレベルのときにNANDゲート
１の出力はＬレベルとなり、従つて、NANDゲ
ート３及び４により構成されたSRフリツプフロ
ツプの動作によりNANDゲート３の出力はＨレ
ベルになり、NANDゲート２の出力U1はＨレベ
ルとなる。
１の出力はＬレベルとなり、従つて、NANDゲ
ート３及び４により構成されたSRフリツプフロ
ツプの動作によりNANDゲート３の出力はＨレ
ベルになり、NANDゲート２の出力U1はＨレベ
ルとなる。
次に、入力信号R1がＬレベルとなると、
NANDゲート１及び３の出力は共にＨレベルと
なることで信号を検出する。また、このとき
NANDゲート２の出力U1はＬレベルに変わる。
NANDゲート１及び３の出力は共にＨレベルと
なることで信号を検出する。また、このとき
NANDゲート２の出力U1はＬレベルに変わる。
同様に、入力信号V1がＨレベルからＬレベル
に変化するとNANDゲート６及び７の出力は共
にＨレベルとなることで信号を検出する。また、
このときNANDゲート８の出力D1はＬレベルに
変わる。
に変化するとNANDゲート６及び７の出力は共
にＨレベルとなることで信号を検出する。また、
このときNANDゲート８の出力D1はＬレベルに
変わる。
２つのＬ信号が到来したことで、NANDゲー
ト１，３，６及び７の出力が共にＨレベルとなる
ことから、リセツト回路１３のNANDゲート９
の出力はＬレベルに変わり、これを遅延回路１０
で遅延させて信号検出回路１１，１２の共通リセ
ツト端子Ａを経てNANDゲート４及び５に加え
ることでリセツト動作させる。
ト１，３，６及び７の出力が共にＨレベルとなる
ことから、リセツト回路１３のNANDゲート９
の出力はＬレベルに変わり、これを遅延回路１０
で遅延させて信号検出回路１１，１２の共通リセ
ツト端子Ａを経てNANDゲート４及び５に加え
ることでリセツト動作させる。
リセツト動作によりNANDゲート３及び６の
出力をＬレベルとし、従つてリセツト動作は解除
され、また、NANDゲート２及び８の出力U1及
びD1は共にＨレベルに戻る。
出力をＬレベルとし、従つてリセツト動作は解除
され、また、NANDゲート２及び８の出力U1及
びD1は共にＨレベルに戻る。
リセツト信号の遅延には、バツフア回路を多段
に接続するか或はＲ，Ｃ（抵抗コンデンサ）によ
る遅延回路を用いる。
に接続するか或はＲ，Ｃ（抵抗コンデンサ）によ
る遅延回路を用いる。
このように構成することにより、第３図のｂの
ように不感帯のないリニアリテイの良い位相検波
特性が得られる。
ように不感帯のないリニアリテイの良い位相検波
特性が得られる。
第２図ｂは入力信号R1が入力信号V1より僅か
に早く到来した場合の位相検波出力U1及びD1の
波形、リセツト検出のNANDゲート９の出力波
形及び遅延後のリセツト信号波形を現わしたもの
である。又同時到来の場合も示してあり、その場
合も出力信号U1，D1は実線の如く出力する。
に早く到来した場合の位相検波出力U1及びD1の
波形、リセツト検出のNANDゲート９の出力波
形及び遅延後のリセツト信号波形を現わしたもの
である。又同時到来の場合も示してあり、その場
合も出力信号U1，D1は実線の如く出力する。
第４図は本発明の他の実施例で、第１図回路に
対し、リセツト信号をNORゲートで作り出した
ものである。個別の動作は周知であるので説明は
略す。
対し、リセツト信号をNORゲートで作り出した
ものである。個別の動作は周知であるので説明は
略す。
（発明の効果）
以上説明したように、本発明によれば不感帯の
ない、リニアリテイの良い位相検波特性が得られ
るため、安定なPLL制御が可能となる。
ない、リニアリテイの良い位相検波特性が得られ
るため、安定なPLL制御が可能となる。
第１図は本発明の一実施例を示す回路図、第２
図は各部の波形説明図、第３図は検波出力特性説
明図、第４図は他の実施例、第５図は従来の回路
図である。 １０……遅延回路、１１，１２……信号検出回
路、１３……リセツト回路。
図は各部の波形説明図、第３図は検波出力特性説
明図、第４図は他の実施例、第５図は従来の回路
図である。 １０……遅延回路、１１，１２……信号検出回
路、１３……リセツト回路。
Claims (1)
- １ 信号の到来を検出し出力する２つの信号検出
回路と、該２つの信号検出回路の両者への信号の
到来を受けてリセツト信号を発生するリセツト回
路とを有し、前記２つの信号検出回路を共にリセ
ツトして繰り返し２つの信号の到来を検出するよ
うに構成した位相検出回路に於て、前記リセツト
回路に前記２つの信号検出回路の共通リセツト端
子へ接続する遅延回路を設け、該遅延回路を経た
リセツト信号により、前記２つの信号検出回路の
出力を共に十分飽和レベルに達するようにしたこ
とを特徴とする位相検波回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62106030A JPS63269822A (ja) | 1987-04-28 | 1987-04-28 | 位相検波回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62106030A JPS63269822A (ja) | 1987-04-28 | 1987-04-28 | 位相検波回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63269822A JPS63269822A (ja) | 1988-11-08 |
| JPH0434329B2 true JPH0434329B2 (ja) | 1992-06-05 |
Family
ID=14423239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62106030A Granted JPS63269822A (ja) | 1987-04-28 | 1987-04-28 | 位相検波回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63269822A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125125A (ja) * | 1987-11-10 | 1989-05-17 | Nippon Telegr & Teleph Corp <Ntt> | 位相周波数比較器 |
| JP3437143B2 (ja) | 2000-04-24 | 2003-08-18 | ファナック株式会社 | 射出成形機の射出機構 |
-
1987
- 1987-04-28 JP JP62106030A patent/JPS63269822A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63269822A (ja) | 1988-11-08 |
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Legal Events
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|---|---|---|---|
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