JPH04343469A - アナログマスタスライス型半導体装置 - Google Patents
アナログマスタスライス型半導体装置Info
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- JPH04343469A JPH04343469A JP11518791A JP11518791A JPH04343469A JP H04343469 A JPH04343469 A JP H04343469A JP 11518791 A JP11518791 A JP 11518791A JP 11518791 A JP11518791 A JP 11518791A JP H04343469 A JPH04343469 A JP H04343469A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 239000003990 capacitor Substances 0.000 claims abstract description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 239000002699 waste material Substances 0.000 abstract description 3
- 230000001105 regulatory effect Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はアナログマスタスライス
型半導体装置に関し、特に演算増幅器を備えたアナログ
マスタスライス型半導体装置に関する。
型半導体装置に関し、特に演算増幅器を備えたアナログ
マスタスライス型半導体装置に関する。
【０００２】
【従来の技術】従来のアナログマスタスライス型半導体
装置においては、設計，製造期間を短縮するために、図
４（ａ），（ｂ）に示すように、半導体ウェーハ１ａ上
に、複数の演算増幅器がアレイ状に配列された回路形成
領域２１ｂと、前記演算増幅器と直接又は間接的に接続
して演算増幅器を核にして所定の機能をはたす回路を形
成するための抵抗素子が形成された抵抗形成領域２２ｂ
及びコンデンサが形成されたコンデンサ形成領域２３ｂ
とを備えた単位回路領域２ｂが複数個、スクライブ領域
３ａをはさんで形成し、これら各単位回路領域２ｂに配
線を施して所定の機能をはたす回路を形成し、スクライ
ブ領域３ａで各単位回路領域２ｂを切離して半導体チッ
プ１０ｂとし、使用していた。
装置においては、設計，製造期間を短縮するために、図
４（ａ），（ｂ）に示すように、半導体ウェーハ１ａ上
に、複数の演算増幅器がアレイ状に配列された回路形成
領域２１ｂと、前記演算増幅器と直接又は間接的に接続
して演算増幅器を核にして所定の機能をはたす回路を形
成するための抵抗素子が形成された抵抗形成領域２２ｂ
及びコンデンサが形成されたコンデンサ形成領域２３ｂ
とを備えた単位回路領域２ｂが複数個、スクライブ領域
３ａをはさんで形成し、これら各単位回路領域２ｂに配
線を施して所定の機能をはたす回路を形成し、スクライ
ブ領域３ａで各単位回路領域２ｂを切離して半導体チッ
プ１０ｂとし、使用していた。
【０００３】
【発明が解決しようとする課題】上述した従来のアナロ
グマスタスライス型半導体装置は、各半導体チップ１０
ｂに、複数の演算増幅器が形成された回路形成領域２１
ｂと、抵抗形成領域２２ｂ，コンデンサ形成領域２３ｂ
とを備えた構成となっているので、演算増幅器の数が少
ない小規模の回路を形成する場合には使用しない無駄な
演算増幅器が多くなり、半導体チップ１０ｂの面積及び
回路素子の使用効率が悪くコスト高になるという欠点が
あり、演算増幅器の多い大規模の回路を形成しようとす
る回路素子の使用効率は良くなるが逆に配線等の領域が
不足しレイアウトできなくなるという欠点があった。
グマスタスライス型半導体装置は、各半導体チップ１０
ｂに、複数の演算増幅器が形成された回路形成領域２１
ｂと、抵抗形成領域２２ｂ，コンデンサ形成領域２３ｂ
とを備えた構成となっているので、演算増幅器の数が少
ない小規模の回路を形成する場合には使用しない無駄な
演算増幅器が多くなり、半導体チップ１０ｂの面積及び
回路素子の使用効率が悪くコスト高になるという欠点が
あり、演算増幅器の多い大規模の回路を形成しようとす
る回路素子の使用効率は良くなるが逆に配線等の領域が
不足しレイアウトできなくなるという欠点があった。
【０００４】本発明の目的は、回路規模の大小にかかわ
らず回路素子の使用効率が高くコストを低減することが
でき、かつ配線等のレイアウトも容易なアナログマスタ
スライス型半導体装置を提供することにある。
らず回路素子の使用効率が高くコストを低減することが
でき、かつ配線等のレイアウトも容易なアナログマスタ
スライス型半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明のアナログマスタ
スライス型半導体装置は、１つの演算増幅器が形成され
た回路形成領域、並びに前記演算増幅器を核として所定
の単位機能をはたす単位回路を形成するための抵抗及び
コンデンサを含む回路素子が形成された回路素子領域を
それぞれ備えて配列された複数の単位回路領域と、これ
ら各単位回路領域の間に設けられたスクライブ領域とを
含む半導体ウェーハ上の前記単位回路領域を所定の数だ
け使用して所定の機能をはたす基本回路ブロックを形成
し、この基本回路ブロックを前記スクライブ領域で切離
して形成された半導体チップを有している。
スライス型半導体装置は、１つの演算増幅器が形成され
た回路形成領域、並びに前記演算増幅器を核として所定
の単位機能をはたす単位回路を形成するための抵抗及び
コンデンサを含む回路素子が形成された回路素子領域を
それぞれ備えて配列された複数の単位回路領域と、これ
ら各単位回路領域の間に設けられたスクライブ領域とを
含む半導体ウェーハ上の前記単位回路領域を所定の数だ
け使用して所定の機能をはたす基本回路ブロックを形成
し、この基本回路ブロックを前記スクライブ領域で切離
して形成された半導体チップを有している。
【０００６】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００７】図１（ａ），（ｂ）はそれぞれは本発明の
第１の実施例の半導体ウェーハ及び半導体チップの平面
図である。
第１の実施例の半導体ウェーハ及び半導体チップの平面
図である。
【０００８】半導体ウェーハ１には、１つの演算増幅器
が形成された回路形成領域２１と、この演算増幅器を核
として所定の単位機能をはたす単位回路を形成するため
の抵抗が形成された抵抗形成領域２２及びコンデンサが
形成されたコンデンサ形成領域２３とをそれぞれ備えて
配列された複数の単位回路領域２が、それぞれスクライ
ブ領域３で隔てられて形成されている。
が形成された回路形成領域２１と、この演算増幅器を核
として所定の単位機能をはたす単位回路を形成するため
の抵抗が形成された抵抗形成領域２２及びコンデンサが
形成されたコンデンサ形成領域２３とをそれぞれ備えて
配列された複数の単位回路領域２が、それぞれスクライ
ブ領域３で隔てられて形成されている。
【０００９】半導体チップ１０は、単位回路領域２を所
定の数だけ使用してこれに配線等を施し、所定の機能を
はたす基本回路ブロックを形成し、この基本回路ブロッ
クをスクライブ領域３で切離すことにより形成する。図
１（ｂ）には９つの単位回路領域２を使用したときの半
導体チップ１０が示されている。
定の数だけ使用してこれに配線等を施し、所定の機能を
はたす基本回路ブロックを形成し、この基本回路ブロッ
クをスクライブ領域３で切離すことにより形成する。図
１（ｂ）には９つの単位回路領域２を使用したときの半
導体チップ１０が示されている。
【００１０】このような構成とすることに、回路規模に
応じて使用する単位回路領域２の数を調整できるので、
演算増幅器等の無駄がなくなり、チップ面積も小さくす
ることができる。また、半導体チップ内のスクライブ領
域も配線等に使用できるのでレイアウトも容易となる。
応じて使用する単位回路領域２の数を調整できるので、
演算増幅器等の無駄がなくなり、チップ面積も小さくす
ることができる。また、半導体チップ内のスクライブ領
域も配線等に使用できるのでレイアウトも容易となる。
【００１１】例えば従来の半導体チップは、汎用性を持
たせるために、演算増幅器を数個〜数１０個程度備えそ
の面積も３×３〜５×５ｍｍ２ 程度であったものが、
本発明の半導体チップでは、演算増幅器は１個からとす
ることができその面積も０．３〜０．３〜１×１ｍｍ２
程度の小さいものから、４×５ｍｍ２ 程度の大きい
ものまで、回路規模に応じて形成することができる。
たせるために、演算増幅器を数個〜数１０個程度備えそ
の面積も３×３〜５×５ｍｍ２ 程度であったものが、
本発明の半導体チップでは、演算増幅器は１個からとす
ることができその面積も０．３〜０．３〜１×１ｍｍ２
程度の小さいものから、４×５ｍｍ２ 程度の大きい
ものまで、回路規模に応じて形成することができる。
【００１２】図２（ａ），（ｂ）は回路規模に応じて半
導体チップを形成するときの例を示す半導体ウェーハの
平面図である。太線がスクライブする線である。
導体チップを形成するときの例を示す半導体ウェーハの
平面図である。太線がスクライブする線である。
【００１３】図３は本発明の第２の実施例を示す半導体
チップの平面図である。
チップの平面図である。
【００１４】この実施例は、回路形成領域２１ａに、演
算増幅器と比較器（コンパレータ）とを形成したもので
ある。比較器を組込むことにより更に適用範囲を拡大す
ることができる。
算増幅器と比較器（コンパレータ）とを形成したもので
ある。比較器を組込むことにより更に適用範囲を拡大す
ることができる。
【００１５】
【発明の効果】以上説明したように本発明は、半導体ウ
ェーハ上に、１個の演算増幅器と若干の回路素子とを含
む複数の単位回路領域を、スクライブ領域を介して配列
し、この単位回路を必要な数だけ使用して半導体チップ
を形成する構成とすることにより、演算増幅器及び回路
素子の無駄をなくすことができるので、チップ面積を小
さくすると共にコストを低減することができ、かつ配線
等のレイアウトを容易にすることができる効果がある。
ェーハ上に、１個の演算増幅器と若干の回路素子とを含
む複数の単位回路領域を、スクライブ領域を介して配列
し、この単位回路を必要な数だけ使用して半導体チップ
を形成する構成とすることにより、演算増幅器及び回路
素子の無駄をなくすことができるので、チップ面積を小
さくすると共にコストを低減することができ、かつ配線
等のレイアウトを容易にすることができる効果がある。
【図１】本発明の第１の実施例を示す半導体ウェーハ及
び半導体チップの平面図である。
び半導体チップの平面図である。
【図２】図１に示された実施例の適用例を示す半導体ウ
ェーハの平面図である。
ェーハの平面図である。
【図３】本発明の第２の実施例を示す半導体チップの平
面図である。
面図である。
【図４】従来のアナログマスタスライス型半導体装置の
一例を示す半導体ウェーハ及び半導体チップの平面図で
ある。
一例を示す半導体ウェーハ及び半導体チップの平面図で
ある。
１，１ａ 半導体ウェーハ
２，２ａ，２ｂ 単位回路領域
３，３ｂ スクライブ領域
Claims (2)
- 【請求項１】 １つの演算増幅器が形成された回路形
成領域、並びに前記演算増幅器を核として所定の単位機
能をはたす単位回路を形成するための抵抗及びコンデン
サを含む回路素子が形成された回路素子領域をそれぞれ
備えて配列された複数の単位回路領域と、これら各単位
回路領域の間に設けられたスクライブ領域とを含む半導
体ウェーハ上の前記単位回路領域を所定の数だけ使用し
て所定の機能をはたす基本回路ブロックを形成し、この
基本回路ブロックを前記スクライブ領域で切離して形成
された半導体チップを有することを特徴とするアナログ
マスタスライス型半導体装置。 - 【請求項２】 回路形成領域に、演算増幅器と比較器
とが形成され構成の請求項１記載のアナログマスタスラ
イス型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11518791A JP2959176B2 (ja) | 1991-05-21 | 1991-05-21 | アナログマスタスライス型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11518791A JP2959176B2 (ja) | 1991-05-21 | 1991-05-21 | アナログマスタスライス型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04343469A true JPH04343469A (ja) | 1992-11-30 |
| JP2959176B2 JP2959176B2 (ja) | 1999-10-06 |
Family
ID=14656513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11518791A Expired - Fee Related JP2959176B2 (ja) | 1991-05-21 | 1991-05-21 | アナログマスタスライス型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2959176B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7977159B2 (en) | 2001-07-10 | 2011-07-12 | Kabushiki Kaisha Toshiba | Memory chip and semiconductor device using the memory chip and manufacturing method of those |
-
1991
- 1991-05-21 JP JP11518791A patent/JP2959176B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7977159B2 (en) | 2001-07-10 | 2011-07-12 | Kabushiki Kaisha Toshiba | Memory chip and semiconductor device using the memory chip and manufacturing method of those |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2959176B2 (ja) | 1999-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990629 |
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