JPH02192165A - アレイ方式半導体集積回路 - Google Patents
アレイ方式半導体集積回路Info
- Publication number
- JPH02192165A JPH02192165A JP1130789A JP1130789A JPH02192165A JP H02192165 A JPH02192165 A JP H02192165A JP 1130789 A JP1130789 A JP 1130789A JP 1130789 A JP1130789 A JP 1130789A JP H02192165 A JPH02192165 A JP H02192165A
- Authority
- JP
- Japan
- Prior art keywords
- standard
- master slice
- array
- design
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 239000003990 capacitor Substances 0.000 claims abstract description 9
- 238000003491 array Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 8
- 230000010354 integration Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ユーザー要求機能を実現するカスタム半導体
集積回路に関し、特に設計期間の短縮化を実現するアレ
イ方式の半導体集積回路に関する。
集積回路に関し、特に設計期間の短縮化を実現するアレ
イ方式の半導体集積回路に関する。
従来、ユーザー要求機能を実現するカスタム半導体集積
回路において、設計期間を短縮化するために開発された
代表的なアレイ方式半導体集積回路には、−船釣にスタ
ンダードセルアレイとマスタースライスアレイと呼ばれ
るものがあり、すでに広く利用されている。
回路において、設計期間を短縮化するために開発された
代表的なアレイ方式半導体集積回路には、−船釣にスタ
ンダードセルアレイとマスタースライスアレイと呼ばれ
るものがあり、すでに広く利用されている。
まずスタンダードセルアレイついて説明する。
スタンダードセルアレイは、機能的、レイアウト的に最
適設計された標準回路セルをソフトウェアにより複数個
組合せることによりカスタム半導体集積回路を実現する
。
適設計された標準回路セルをソフトウェアにより複数個
組合せることによりカスタム半導体集積回路を実現する
。
第３図は従来のスタンダードセルアレイにより実現され
た半導体チップの一例の配置図である。
た半導体チップの一例の配置図である。
標準回路セル１を複数個（図では７個）組合わせて配置
し、チップ周辺にポンディングパッド２を複数個配置し
、配線３で標準回路セル１同士、あるいは標準回路セル
１とポンディングパッド２を接続する。
し、チップ周辺にポンディングパッド２を複数個配置し
、配線３で標準回路セル１同士、あるいは標準回路セル
１とポンディングパッド２を接続する。
次に、マスタースライスアレイについて説明する。
マスタースライスアレイは、予めトランジスタ、抵抗、
容量等の素子が複数個規則的に配置された半導体基板が
あり、所望の回路構成に合わせて配線することによりカ
スタム半導体集積回路を実現する。
容量等の素子が複数個規則的に配置された半導体基板が
あり、所望の回路構成に合わせて配線することによりカ
スタム半導体集積回路を実現する。
第４図は従来のマスタースライスアレイにより実現され
た半導体チップの一例の配置図である。
た半導体チップの一例の配置図である。
抵抗４は抵抗配置領域５に複数個規則的に配置する。ト
ランジスタ６はトランジスタ配置領域７に複数個規則的
に配置する。容量８は容量配置領域に複数個規則的に配
置する。チップ周辺にポンディングパッド２を複数個配
置し、配線３で接続する。
ランジスタ６はトランジスタ配置領域７に複数個規則的
に配置する。容量８は容量配置領域に複数個規則的に配
置する。チップ周辺にポンディングパッド２を複数個配
置し、配線３で接続する。
上述した二つの従来のアレイ方式半導体集積回路では、
マスタースライスアレイは、予め、トランジスタ、抵抗
、容量等の素子が複数個規則的に配置された半導体基板
に所望の回路構成に合わせて配線することによりカスタ
ム半導体集積回路を実現するため、配置されたすべての
素子を使用するわけではなく、さらに配線の自由度を考
えて素子配置間隔を広く取っているため、集積度が低く
、コストパフォーマンスが低いという欠点がある。
マスタースライスアレイは、予め、トランジスタ、抵抗
、容量等の素子が複数個規則的に配置された半導体基板
に所望の回路構成に合わせて配線することによりカスタ
ム半導体集積回路を実現するため、配置されたすべての
素子を使用するわけではなく、さらに配線の自由度を考
えて素子配置間隔を広く取っているため、集積度が低く
、コストパフォーマンスが低いという欠点がある。
スタンダードセルアレイは、機能的、レイアウト的に最
適設計された標準回路セルをソフトウェアにより複数個
組合わせることによりカスタム半導体集積回路を実現す
るため、標準回路セルの仕様変更に伴う設計変更に対し
てマスク設計期間試作期間が長いという欠点があり、さ
らにユーザー独自の要求特性を持つ標準回路セルを作成
する場合、多くの工数がかかるという欠点もある。
適設計された標準回路セルをソフトウェアにより複数個
組合わせることによりカスタム半導体集積回路を実現す
るため、標準回路セルの仕様変更に伴う設計変更に対し
てマスク設計期間試作期間が長いという欠点があり、さ
らにユーザー独自の要求特性を持つ標準回路セルを作成
する場合、多くの工数がかかるという欠点もある。
本発明のアレイ方式半導体集積回路は、機能的、レイア
ウト的に最適化された標準回路セルを複数組合わせたス
タンダードセルアレイと、トランジスタ、抵抗、容量等
の素子が複数個規則的に配置され、所望の回路構成に合
わせて配線するマスタースライスアレイを１チップ上に
含むという構造を有する。
ウト的に最適化された標準回路セルを複数組合わせたス
タンダードセルアレイと、トランジスタ、抵抗、容量等
の素子が複数個規則的に配置され、所望の回路構成に合
わせて配線するマスタースライスアレイを１チップ上に
含むという構造を有する。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の配置図である。
本実施例のアレイ方式半導体集積回路は、スタンダード
アレイ領域１０とマスタースライスアレイ領域１１の二
つを１チップ上に含んでいる。すなわち、機能的、レイ
アウト的に最適設計された複数の標準回路セル１を含む
スタンダードアレイと配線接続されていない抵抗４．ト
ランジスタ６、容量８等の素子が複数個規則的に配置さ
れたマスタースライスアレイセルをソフトウェアにより
複数個組合わせ、さらにマスタースライスアレイ領域１
１を所望する回路構成に合わせて配線の設計を行なうこ
とにより、カスタム半導体集積回路を実現するものであ
る。
アレイ領域１０とマスタースライスアレイ領域１１の二
つを１チップ上に含んでいる。すなわち、機能的、レイ
アウト的に最適設計された複数の標準回路セル１を含む
スタンダードアレイと配線接続されていない抵抗４．ト
ランジスタ６、容量８等の素子が複数個規則的に配置さ
れたマスタースライスアレイセルをソフトウェアにより
複数個組合わせ、さらにマスタースライスアレイ領域１
１を所望する回路構成に合わせて配線の設計を行なうこ
とにより、カスタム半導体集積回路を実現するものであ
る。
スタンダードセルアレイ領域１０は、第３図に示したも
のと本質的には同じように構成されており、マスタース
ライスアレイ領域１１は第４図に示したものと本質的に
は同じように構成されている。標準回路セル１．抵抗４
．トランジスタ６゜容量８の数などは設計により変更さ
れる。
のと本質的には同じように構成されており、マスタース
ライスアレイ領域１１は第４図に示したものと本質的に
は同じように構成されている。標準回路セル１．抵抗４
．トランジスタ６゜容量８の数などは設計により変更さ
れる。
このように半導体集積回路のチップを構成すると、標準
回路セル１の仕様変更に伴う設計変更を行なう場合、標
準回路セル１自体を設計変更せず、マスタースライスア
レイ領域１１を利用して配線設計のみで要求仕様を満足
するように設計変更が行なえ、さらに、配線工程作業を
行なっていない半導体基板を有していれば、配線工程以
降の作業のみで試作することができる。
回路セル１の仕様変更に伴う設計変更を行なう場合、標
準回路セル１自体を設計変更せず、マスタースライスア
レイ領域１１を利用して配線設計のみで要求仕様を満足
するように設計変更が行なえ、さらに、配線工程作業を
行なっていない半導体基板を有していれば、配線工程以
降の作業のみで試作することができる。
また、ユーザー独自の特性を持つ標準回路セル１を要求
された場合には、マスタースライスアレイセルを利用し
て要求回路ブロックを作成すれば、新たに標準回路セル
を作成するよりも工数が少なく、また短期間で対応する
ことができる。
された場合には、マスタースライスアレイセルを利用し
て要求回路ブロックを作成すれば、新たに標準回路セル
を作成するよりも工数が少なく、また短期間で対応する
ことができる。
また、集積度の点では主要部分をスタンダードセルアレ
イで実現することができるので、マスタースライスアレ
イの場合よりも集積度が高く、コストパフォーマンスも
高くなる。
イで実現することができるので、マスタースライスアレ
イの場合よりも集積度が高く、コストパフォーマンスも
高くなる。
第２図は本発明の第２の実施例の配置図である。
第２の実施例では、マスタースライスアレイ領域１１が
ゲート１２を使用する構成、一般にゲートアレイと呼ば
れる構成となっている。これ以外は第１の実施例と同じ
であり、効果も第１の実施例と同様である。
ゲート１２を使用する構成、一般にゲートアレイと呼ば
れる構成となっている。これ以外は第１の実施例と同じ
であり、効果も第１の実施例と同様である。
以上説明したように、本発明は、アレイ方式半導体集積
回路にスタンダードセルアレイとマスタースライスアレ
イを１チップ上に含むという構造を持たせることにより
、仕様変更に伴う設計変更を行なう場合、マスタースラ
イスアレイ領域を利用して配線設計のみで要求仕様を満
足するように設計変更が行なえ、さらに配線工程作業を
行なっていない半導体基板を有していれば、配線工程以
降の作業のみで、短期間で試作することができるという
効果がある。
回路にスタンダードセルアレイとマスタースライスアレ
イを１チップ上に含むという構造を持たせることにより
、仕様変更に伴う設計変更を行なう場合、マスタースラ
イスアレイ領域を利用して配線設計のみで要求仕様を満
足するように設計変更が行なえ、さらに配線工程作業を
行なっていない半導体基板を有していれば、配線工程以
降の作業のみで、短期間で試作することができるという
効果がある。
まな、ユーザー独自の特性を持つ回路ブロックを要求さ
れた場合には、マスタースライスアレイセルを利用して
要求ＤＩＷｆｆブロックを作成することができ、少工数
、短期間で対応できる効果がある。
れた場合には、マスタースライスアレイセルを利用して
要求ＤＩＷｆｆブロックを作成することができ、少工数
、短期間で対応できる効果がある。
さらに、集積度の点では、主要部分をスタンダードセル
アレイで実現できるので、マスタースライスアレイの場
合よりも集積度が高く、コストパフォーマンスも高いと
いう効果がある。
アレイで実現できるので、マスタースライスアレイの場
合よりも集積度が高く、コストパフォーマンスも高いと
いう効果がある。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例の配置図、第３図は従来のスタンダードセルアレイ
により実現された半導体チップの一例の配置図、第４図
は従来のマスタースライスアレイにより実現された半導
体チップの一例の配置図である。 １・・・標準回路セル、２・・・ポンディングパッド、
３・・・配線、４・・・抵抗、５・・・抵抗配置領域、
６・・・トランジスタ、７・・・トランジスタ配置領域
、８・・・容量、９・・・容量配置領域、１０・・・ス
タンダードセルアレイ領域、１１・・・マスタースライ
スアレイ領域、１２・・・ゲート。
施例の配置図、第３図は従来のスタンダードセルアレイ
により実現された半導体チップの一例の配置図、第４図
は従来のマスタースライスアレイにより実現された半導
体チップの一例の配置図である。 １・・・標準回路セル、２・・・ポンディングパッド、
３・・・配線、４・・・抵抗、５・・・抵抗配置領域、
６・・・トランジスタ、７・・・トランジスタ配置領域
、８・・・容量、９・・・容量配置領域、１０・・・ス
タンダードセルアレイ領域、１１・・・マスタースライ
スアレイ領域、１２・・・ゲート。
Claims (1)
- 機能的、レイアウト的に最適化された標準回路セルを複
数組み合わせたスタンダードセルアレイと、トランジス
タ、抵抗、容量等の素子が複数個規則的に配置され、所
望の回路構成に合わせて配線するマスタースライスアレ
イを１チップ上に含むことを特徴とするアレイ方式半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130789A JPH02192165A (ja) | 1989-01-20 | 1989-01-20 | アレイ方式半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130789A JPH02192165A (ja) | 1989-01-20 | 1989-01-20 | アレイ方式半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02192165A true JPH02192165A (ja) | 1990-07-27 |
Family
ID=11774350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1130789A Pending JPH02192165A (ja) | 1989-01-20 | 1989-01-20 | アレイ方式半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02192165A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0609047A3 (en) * | 1993-01-26 | 1996-02-28 | Hitachi Ltd | Method of manufacturing an application specific integrated circuit (ASIC) with a gate array function block. |
-
1989
- 1989-01-20 JP JP1130789A patent/JPH02192165A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0609047A3 (en) * | 1993-01-26 | 1996-02-28 | Hitachi Ltd | Method of manufacturing an application specific integrated circuit (ASIC) with a gate array function block. |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6124250A (ja) | 半導体集積回路装置 | |
| JPH0480538B2 (ja) | ||
| JPH02192165A (ja) | アレイ方式半導体集積回路 | |
| JPH10189743A (ja) | 半導体集積回路及び半導体集積回路の配線レイアウト方法 | |
| JPS58116757A (ja) | マスタスライスｌｓｉ | |
| JPS63140A (ja) | 半導体集積回路装置 | |
| JP2508205B2 (ja) | マスタ―スライス型半導体装置 | |
| JPH023279A (ja) | 相補型ｍｉｓマスタスライスｌｓｉの基本セル | |
| JPS6018932A (ja) | 半導体装置 | |
| JPS5882533A (ja) | 半導体集積回路装置 | |
| JP2830781B2 (ja) | マスタスライス型ゲートアレイ | |
| JPH0120538B2 (ja) | ||
| JP2702155B2 (ja) | 半導体集積回路 | |
| JPH0475665B2 (ja) | ||
| JP2652948B2 (ja) | 半導体集積回路 | |
| JPH04368175A (ja) | マスタスライスｌｓｉ | |
| JPH0230163A (ja) | マスタスライス型半導体集積回路装置およびその製造方法 | |
| JPS5824950B2 (ja) | 半導体論理回路装置 | |
| JPH0240953A (ja) | セミカスタム半導体集積回路 | |
| JPS6179241A (ja) | マスタ−スライスｉｃの製造方法 | |
| JPS59132144A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0624227B2 (ja) | 半導体集積回路装置 | |
| JPH0287666A (ja) | 半導体集積回路装置 | |
| JPH0982928A (ja) | マスタスライス集積回路 | |
| JPS6248042A (ja) | マスタ−スライス方式半導体集積回路 |