JPS6252943A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS6252943A
JPS6252943A JP60192545A JP19254585A JPS6252943A JP S6252943 A JPS6252943 A JP S6252943A JP 60192545 A JP60192545 A JP 60192545A JP 19254585 A JP19254585 A JP 19254585A JP S6252943 A JPS6252943 A JP S6252943A
Authority
JP
Japan
Prior art keywords
chip
integrated circuit
bonding pads
capacitance elements
capacitance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60192545A
Other languages
English (en)
Inventor
Tatsuya Koyama
達也 小山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP60192545A priority Critical patent/JPS6252943A/ja
Publication of JPS6252943A publication Critical patent/JPS6252943A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/998—Input and output buffer/driver structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路、特に、ダイオード。
トランジスタなどの素子を予じめチップ内に形成してお
き、蒸着配線の段階で素子間の接続を色々選択し、それ
ぞれ異なった製品を得ることのできるマスタスライス方
式の半導体集積回路装ｆＫ関する。
〔従来の技術〕
従来、上述のマスタスライス方式半導体集積回路装置に
おいて、前記集積回路チップ内回路で必要とされる容量
は、容量を必要とする回路近傍に必要な容量値分の容量
素子を形成していた。
〔発明が解決しようとする問題点〕
上述した従来のチップ内容量配置では、容量を必要とす
る回路を数多く含むマスタスライス方式半導体集積回路
装量においては、チップ内素子配置有効面積にしめる容
量素子の面積の割合が大きく、又、大きな容量値を必要
とする容量を形成する場合、当然のことながら容量素子
自体も大きくなってしまう。その結果、チップサイズの
増大がさけられなくなシ、集積度の低下、さらには歩留
シの低下という欠点を生み出す。
〔問題点を解決するための手段〕
本発明の半導体装置は、マスタスライス方式半導体集積
回路装置において、前記集積回路チップ周辺に配列され
たボンディングパッドのパッド間全てに容量素子を配置
し、それらを外部配線等で相互接続し、チップ内回路で
必要とされる容量あるいは電源安定化の為の容量として
使用することによシ、今まで容量を必要とする回路近傍
につくっていた容量素子をはふき、その分チップサイズ
の縮小を行なう。
〔実施例〕
つぎに実施例により本発明を説明する。
第１図は本発明の一実施例の平面図、第２図は第１図の
丸印内の部分拡大図である。これらの図において、スク
ライブライン７にて区画されている集積回路チップの周
辺には、ボンディングバット４，４．・・・・・・が配
列されている。さらに、各ボンディングパッド４の間に
は、容量素子１が配置されている。そして、チップの四
隅部に、それぞれ設けられている回路ブロック３，３，
３．３に必要な容量を、容量素子１の所要個数を外部配
線２で接続して、回路ブロック３に振り分けている。
なお、５は入出力バッファ、６は内部セルを示す。
〔発明の効果〕
以上説明したように１本発明の半導体装置によれば、マ
スタスライス方式半導体集積回路装置内部に従来方法で
形成していた容量素子をはふき、チップ周辺に配列され
たボンディングパッドのパッド間合てに容量素子を配置
している為、チップサイズが縮小でき、集積度及び歩留
シの向上が可能となる。またそれら容量素子の接続方法
により、連光な容量値を得ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例の平面図、第２図は館１図の
丸印内の部分拡大図である。 １・・・・・・容量素子、２・・・・・・容量素子接続
の外部配線、３・・・・・・容量を必要とする回路ブロ
ック、４・・・・・・ボンディングパッド、５・・・・
・・人出力バッ７ア、６・・・・・・内部セル、７・・
・・・・スクライプ線。 ／、− 代理人　弁理士　　内　原　　　晋／、−“こ。 第　ｉ　図 易２図

Claims (1)

    【特許請求の範囲】
  1. マスタスライス方式半導体集積回路装置において、前記
    集積回路チップ周辺に配列されたボンディングパッドの
    パッド間全てに容量素子が配置されていることを特徴と
    する半導体装置。
JP60192545A 1985-08-30 1985-08-30 半導体装置 Pending JPS6252943A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01196162A (ja) * 1988-01-30 1989-08-07 Sony Corp 半導体装置
CN110739299A (zh) * 2018-07-20 2020-01-31 三星电子株式会社 半导体封装件

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