JPH04344532A - 中央処理装置 - Google Patents
中央処理装置Info
- Publication number
- JPH04344532A JPH04344532A JP14412791A JP14412791A JPH04344532A JP H04344532 A JPH04344532 A JP H04344532A JP 14412791 A JP14412791 A JP 14412791A JP 14412791 A JP14412791 A JP 14412791A JP H04344532 A JPH04344532 A JP H04344532A
- Authority
- JP
- Japan
- Prior art keywords
- program
- register
- central processing
- processing unit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置の中に一
つ以上存在する中央処理装置（ＣＰＵ）に関わり特に内
部にレジスタを有する中央処理装置に関わる。
つ以上存在する中央処理装置（ＣＰＵ）に関わり特に内
部にレジスタを有する中央処理装置に関わる。
【０００２】
【従来の技術】従来、この種の中央処理装置は、図３に
示すように内部に汎用レジスタ、プログラムカウンタ、
プログラムステータスレジスタを一組有するのみであっ
た。汎用レジスタは通常複数個存在するが図３では代表
で一つだけ記してある。このような構成で図２で示され
るような構造化されたプログラムを実行する場合、別プ
ログラムをコールする直前でＣＰＵのレジスタ内容を主
記憶のスタック上に待避し、またコールしたプログラム
に返る場合待避した内容をスタック上からレジスタに復
帰する作業が行われている。
示すように内部に汎用レジスタ、プログラムカウンタ、
プログラムステータスレジスタを一組有するのみであっ
た。汎用レジスタは通常複数個存在するが図３では代表
で一つだけ記してある。このような構成で図２で示され
るような構造化されたプログラムを実行する場合、別プ
ログラムをコールする直前でＣＰＵのレジスタ内容を主
記憶のスタック上に待避し、またコールしたプログラム
に返る場合待避した内容をスタック上からレジスタに復
帰する作業が行われている。
【０００３】
【発明が解決しようとする課題】上述した中央処理装置
では、別プログラムをコールする時及びコール元に返る
時それぞれに主記憶のスタックとのメモリアクセスが存
在し、コール回数が多いほど、また待避、復帰するべき
レジスタの数が多いほどプログラムの処理性能が低下し
てしまうという欠点があった。
では、別プログラムをコールする時及びコール元に返る
時それぞれに主記憶のスタックとのメモリアクセスが存
在し、コール回数が多いほど、また待避、復帰するべき
レジスタの数が多いほどプログラムの処理性能が低下し
てしまうという欠点があった。
【０００４】本発明の目的は中央処理装置の関数コール
時に必要なレジスタのスタックへの待避、復帰を不要に
する中央処理装置を提供することにある。
時に必要なレジスタのスタックへの待避、復帰を不要に
する中央処理装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、汎用レジスタ
、プログラムカウンタ、プログラムステータスレジスタ
を有する中央処理装置において、これらのレジスタに各
々に対しＮレベルのファーストインラストアウト機構を
備えることを特徴とする中央処理装置である。
、プログラムカウンタ、プログラムステータスレジスタ
を有する中央処理装置において、これらのレジスタに各
々に対しＮレベルのファーストインラストアウト機構を
備えることを特徴とする中央処理装置である。
【０００６】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００７】図１は本発明の１実施例である。図１は、
中央処理装置の内部のブロック図で本発明に関わるレジ
スタ部分を中心に描かれている。図１は、汎用レジスタ
１、プログラムカウンタ２、プログラムステータスレジ
スタ３、ファーストインラストアウト機構４、演算部５
及び制御部６より成る。汎用レジスタ１は様々な用途に
用いられるレジスタである。プログラムカウンタは、中
央処理装置が実行しているプログラムのアドレスを格納
するレジスタである。プログラムステータスレジスタは
現在のプログラムの割り込みレベル、スーパユーザ／ユ
ーザの区別、プログラムの実行結果の各種フラグなどを
保持しているレジスタである。汎用レジスタ１、プログ
ラムカウンタ２、プログラムステータスレジスタ３各々
に対しＮ（Ｎは２以上の整数）レベルのファーストイン
ラストアウト機構４が存在する。一般に汎用レジスタは
Ｍ（Ｍは１以上の整数）個存在するのが普通であるがこ
こでは代表で一つの汎用レジスタに関し記してある。フ
ァーストインラストアウト機構４の中には実際にデータ
が蓄えられる４−１から４−Ｎのデータレジスタが存在
する。このファーストインラストアウト機構４は最初の
データのライト要求があると接続されているレジスタ（
汎用レジスタ１もしくは、プログラムカウンタ２もしく
はプログラムステータスレジスタ３）のデータを４−１
のデータレジスタにデータがライトされる。その状態で
次のデータライト要求が来ると４−１にあったデータは
４−２にシフトされ、新しいデータが４−１にライトさ
れる。逆にデータリード要求があると４−１のデータが
接続されているレジスタ（汎用レジスタ１もしくはプロ
グラムカウンタ２もしくはプログラムステータスレジス
タ３）にライトされ４−２のデータが４−１にシフトさ
れる。演算部５は、算術論理ユニットやシフタ等からな
り、制御部６は中央処理装置のシーケンスを実行する部
分である。
中央処理装置の内部のブロック図で本発明に関わるレジ
スタ部分を中心に描かれている。図１は、汎用レジスタ
１、プログラムカウンタ２、プログラムステータスレジ
スタ３、ファーストインラストアウト機構４、演算部５
及び制御部６より成る。汎用レジスタ１は様々な用途に
用いられるレジスタである。プログラムカウンタは、中
央処理装置が実行しているプログラムのアドレスを格納
するレジスタである。プログラムステータスレジスタは
現在のプログラムの割り込みレベル、スーパユーザ／ユ
ーザの区別、プログラムの実行結果の各種フラグなどを
保持しているレジスタである。汎用レジスタ１、プログ
ラムカウンタ２、プログラムステータスレジスタ３各々
に対しＮ（Ｎは２以上の整数）レベルのファーストイン
ラストアウト機構４が存在する。一般に汎用レジスタは
Ｍ（Ｍは１以上の整数）個存在するのが普通であるがこ
こでは代表で一つの汎用レジスタに関し記してある。フ
ァーストインラストアウト機構４の中には実際にデータ
が蓄えられる４−１から４−Ｎのデータレジスタが存在
する。このファーストインラストアウト機構４は最初の
データのライト要求があると接続されているレジスタ（
汎用レジスタ１もしくは、プログラムカウンタ２もしく
はプログラムステータスレジスタ３）のデータを４−１
のデータレジスタにデータがライトされる。その状態で
次のデータライト要求が来ると４−１にあったデータは
４−２にシフトされ、新しいデータが４−１にライトさ
れる。逆にデータリード要求があると４−１のデータが
接続されているレジスタ（汎用レジスタ１もしくはプロ
グラムカウンタ２もしくはプログラムステータスレジス
タ３）にライトされ４−２のデータが４−１にシフトさ
れる。演算部５は、算術論理ユニットやシフタ等からな
り、制御部６は中央処理装置のシーケンスを実行する部
分である。
【０００８】本構成で図２に示されるプログラムを実行
する時の動作を以下に説明する。図２では、プログラム
Ａがメインの処理でプログラムＡの中でプログラムＢを
コールしている。またそのプログラムＢの中でもプログ
ラムＣをコールしている。プログラムＣは、その処理が
終わるとプログラムＢに返り、プログラムＢも処理が終
わるとプログラムＡに返る。最初プログラムＡの実行が
開始された時点では、ファーストインラストアウト機構
４内部のデータレジスタには有効なデータはない。プロ
グラムＡの途中でプログラムＢをコールする時、すなわ
ちプログラムＢのコール命令が発行された時に制御部６
がファーストインラストアウト機構４にライト指示を出
し４−１にその時の接続されているレジスタのデータが
セットされる。その瞬間からプログラムＢに処理が渡る
。同様にプログラムＢの中でプログラムＣがコールされ
た時、制御部６がファーストインラストアウト機構４に
ライト指示を出し４−１のデータが４−２にシフトされ
接続されているレジスタのデータが４−１にセットされ
る。その後、プログラムＣの処理が実行される。逆にプ
ログラムＣからプログラムＢに返る時は４−１のデータ
が接続されているレジスタに、４−２のデータが４−１
にデータがシフトされてからプログラムＢの処理が実行
される。プログラムＢからプログラムＡに返るときの処
理も同様である。
する時の動作を以下に説明する。図２では、プログラム
Ａがメインの処理でプログラムＡの中でプログラムＢを
コールしている。またそのプログラムＢの中でもプログ
ラムＣをコールしている。プログラムＣは、その処理が
終わるとプログラムＢに返り、プログラムＢも処理が終
わるとプログラムＡに返る。最初プログラムＡの実行が
開始された時点では、ファーストインラストアウト機構
４内部のデータレジスタには有効なデータはない。プロ
グラムＡの途中でプログラムＢをコールする時、すなわ
ちプログラムＢのコール命令が発行された時に制御部６
がファーストインラストアウト機構４にライト指示を出
し４−１にその時の接続されているレジスタのデータが
セットされる。その瞬間からプログラムＢに処理が渡る
。同様にプログラムＢの中でプログラムＣがコールされ
た時、制御部６がファーストインラストアウト機構４に
ライト指示を出し４−１のデータが４−２にシフトされ
接続されているレジスタのデータが４−１にセットされ
る。その後、プログラムＣの処理が実行される。逆にプ
ログラムＣからプログラムＢに返る時は４−１のデータ
が接続されているレジスタに、４−２のデータが４−１
にデータがシフトされてからプログラムＢの処理が実行
される。プログラムＢからプログラムＡに返るときの処
理も同様である。
【０００９】図２は、プログラムＡ，Ｂ，Ｃの３階層か
らなるプログラムであったが図１ではファーストインラ
ストアウト機構４の中のデータレジスタをＮ個持ってい
るのでＮ階層のプログラムに同様の処理が対応出来る。 一般にプログラムの階層数は規定できないのでＮ階層以
上のコールがあった場合は主記憶のスタック上に積むこ
とになる。
らなるプログラムであったが図１ではファーストインラ
ストアウト機構４の中のデータレジスタをＮ個持ってい
るのでＮ階層のプログラムに同様の処理が対応出来る。 一般にプログラムの階層数は規定できないのでＮ階層以
上のコールがあった場合は主記憶のスタック上に積むこ
とになる。
【００１０】
【発明の効果】以上説明したように本発明の中央処理装
置は内部にレジスタ毎のファーストインラストアウト機
構を設けることによりプログラムの中で他プログラムを
コールする時に従来必要であった主記憶上のスタックへ
のレジスタの待避、復帰を不要にし、より高速な処理が
実現できる効果がある。
置は内部にレジスタ毎のファーストインラストアウト機
構を設けることによりプログラムの中で他プログラムを
コールする時に従来必要であった主記憶上のスタックへ
のレジスタの待避、復帰を不要にし、より高速な処理が
実現できる効果がある。
【図１】本発明の構成を説明するブロック図
【図２】構
造化されたプログラムの処理を示す図
造化されたプログラムの処理を示す図
【図３】従来の構
成を説明するブロック図
成を説明するブロック図
１ 汎用レジスタ
２ プログラムカウンタ
３ プログラムステータスレジスタ４ フ
ァーストインラストアウト機構５ 演算部 ６ 制御部
ァーストインラストアウト機構５ 演算部 ６ 制御部
Claims (1)
- 【請求項１】 汎用レジスタ、プログラムカウンタ、
プログラムステータスレジスタを有する中央処理装置に
おいて、これらのレジスタそれぞれに対しＮレベルのフ
ァーストインラストアウト機構を備えることを特徴とす
る中央処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14412791A JPH04344532A (ja) | 1991-05-21 | 1991-05-21 | 中央処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14412791A JPH04344532A (ja) | 1991-05-21 | 1991-05-21 | 中央処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04344532A true JPH04344532A (ja) | 1992-12-01 |
Family
ID=15354833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14412791A Pending JPH04344532A (ja) | 1991-05-21 | 1991-05-21 | 中央処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04344532A (ja) |
-
1991
- 1991-05-21 JP JP14412791A patent/JPH04344532A/ja active Pending
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