JPH04348533A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
- Publication number
- JPH04348533A JPH04348533A JP12052091A JP12052091A JPH04348533A JP H04348533 A JPH04348533 A JP H04348533A JP 12052091 A JP12052091 A JP 12052091A JP 12052091 A JP12052091 A JP 12052091A JP H04348533 A JPH04348533 A JP H04348533A
- Authority
- JP
- Japan
- Prior art keywords
- film
- amorphous silicon
- type
- silicon film
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、アモルファスシリコン
（以下ａ−Ｓｉと略す）膜を活性層に用いた薄膜トラ
ンジスタおよびその製造方法に関する。
（以下ａ−Ｓｉと略す）膜を活性層に用いた薄膜トラ
ンジスタおよびその製造方法に関する。
【０００２】
【従来の技術】薄膜トランジスタは基板上への成膜によ
りわずかの厚さで形成できるため、液晶表示装置のよう
な平面表示装置の制御などに用いられる。図２は薄膜Ｍ
ＯＳＦＥＴの断面構造を示す。ガラス基板１上にパター
ニングされた第一の金属層であるゲート電極２の上にゲ
ート絶縁膜である窒化シリコン膜 （以下ＳｉＮ膜と略
す）３、第一の半導体層として活性層であるｉ質ａ−Ｓ
ｉ膜４およびパッシベーション膜であるＳｉＮ膜５をプ
ラズマＣＶＤ法 （化学気相堆積法） 等により連続成
膜し、さらにパッシベーションＳｉＮ膜５の一部分をド
ライエッチングによりパターニングし、ソース， ドレ
イン用のコンタクトホールをあける。次に第二の半導体
層としてコンタクト層であるｎ型ａ−Ｓｉ膜６をモノシ
ラン （ＳｉＨ４ ），フォスフィン （ＰＨ３ ）
とＨ２ の混合ガスを反応ガスとして用いるプラズマＣ
ＶＤ法により成膜し、ドライエッチングによりｎ型ａ−
Ｓｉ膜６をパターニングする。さらに、ドライエッチン
グによりパッシベーションＳｉＮ膜５， ｉ質ａ−Ｓｉ
膜４およびゲートＳｉＮ膜３をパターニングする。次に
第二の金属層をスパッタ法等により成膜し、ウェットエ
ッチングによりパターニングしてソースおよびドレイン
電極７を形成する。
りわずかの厚さで形成できるため、液晶表示装置のよう
な平面表示装置の制御などに用いられる。図２は薄膜Ｍ
ＯＳＦＥＴの断面構造を示す。ガラス基板１上にパター
ニングされた第一の金属層であるゲート電極２の上にゲ
ート絶縁膜である窒化シリコン膜 （以下ＳｉＮ膜と略
す）３、第一の半導体層として活性層であるｉ質ａ−Ｓ
ｉ膜４およびパッシベーション膜であるＳｉＮ膜５をプ
ラズマＣＶＤ法 （化学気相堆積法） 等により連続成
膜し、さらにパッシベーションＳｉＮ膜５の一部分をド
ライエッチングによりパターニングし、ソース， ドレ
イン用のコンタクトホールをあける。次に第二の半導体
層としてコンタクト層であるｎ型ａ−Ｓｉ膜６をモノシ
ラン （ＳｉＨ４ ），フォスフィン （ＰＨ３ ）
とＨ２ の混合ガスを反応ガスとして用いるプラズマＣ
ＶＤ法により成膜し、ドライエッチングによりｎ型ａ−
Ｓｉ膜６をパターニングする。さらに、ドライエッチン
グによりパッシベーションＳｉＮ膜５， ｉ質ａ−Ｓｉ
膜４およびゲートＳｉＮ膜３をパターニングする。次に
第二の金属層をスパッタ法等により成膜し、ウェットエ
ッチングによりパターニングしてソースおよびドレイン
電極７を形成する。
【０００３】
【発明が解決しようとする課題】液晶表示装置等に用い
る薄膜トランジスタにおいてはオフ電流が小さいことが
要望される。図２に示した薄膜トランジスタにおいては
オフ電流を低減するためには、ｉ質ａ−Ｓｉ膜４の膜質
およびｉ質ａ−Ｓｉ膜４とパッシベーションＳｉＮ膜５
との界面特性が重要となってくる。
る薄膜トランジスタにおいてはオフ電流が小さいことが
要望される。図２に示した薄膜トランジスタにおいては
オフ電流を低減するためには、ｉ質ａ−Ｓｉ膜４の膜質
およびｉ質ａ−Ｓｉ膜４とパッシベーションＳｉＮ膜５
との界面特性が重要となってくる。
【０００４】本発明の目的は、上記の要望に対応してｉ
質ａ−Ｓｉ膜４の膜質およびｉ質ａ−Ｓｉ膜４とパッシ
ベーションＳｉＮ膜５との界面特性を改善し、オフ電流
を低減させた薄膜トランジスタの製造方法を提供するこ
とにある。
質ａ−Ｓｉ膜４の膜質およびｉ質ａ−Ｓｉ膜４とパッシ
ベーションＳｉＮ膜５との界面特性を改善し、オフ電流
を低減させた薄膜トランジスタの製造方法を提供するこ
とにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、水素化けい素を含む反応ガスの分解に
より形成したａ−Ｓｉ膜に絶縁膜を介してゲート電極が
対向し、ａ−Ｓｉ膜のゲート電極に対向する領域の両側
にソースおよびドレイン電極が接触する薄膜トランジス
タの製造方法において、ａ−Ｓｉ膜形成時の反応ガスに
アクセプタ元素の化合物を添加するものとする。そして
アクセプタ元素がほう素であることが有効であり、ａ−
Ｓｉ膜形成時の反応ガスが水素化けい素としてモノシラ
ンを含み、そのモノシランに対する比が５×１０−５以
下のジボランを添加することが有効である。また別の本
発明の薄膜トランジスタは、弱いｎ型ないしｉ質の層と
ｐ型層とが積層されたａ−Ｓｉ膜を有し、そのａ−Ｓｉ
膜のｎ型ないしｉ質の層の表面と絶縁膜を介してゲート
電極が設けられ、そのゲート電極に対向する領域の両側
でａ−Ｓｉ膜のｐ型層を貫通して弱いｎ型ないしｉ質の
層に接触するソースおよびドレイン電極を備えたものと
する。そして、そのような薄膜トランジスタの製造の際
に、モノシランを含む反応ガスを用いてａ−Ｓｉ膜を形
成したのち、モノシランとそれに対する比が１０−５以
上であるジボランを添加した反応ガスを用いて前記ａ−
Ｓｉ膜の上にｐ型ａ−Ｓｉ膜を形成することが有効であ
る。あるいは、モノシランを含み、そのモノシランに対
する比が５×１０−５以下のジボランを添加した反応ガ
スを用いてａ−Ｓｉ膜を形成したのち、モノシランとそ
れに対する比が１０−５以上であって前記ａ−Ｓｉ膜形
成時より大きいジボランを添加した反応ガスを用いて前
記ａ−Ｓｉ膜の上にｐ型ａ−Ｓｉ膜を形成することも有
効である。
めに、本発明は、水素化けい素を含む反応ガスの分解に
より形成したａ−Ｓｉ膜に絶縁膜を介してゲート電極が
対向し、ａ−Ｓｉ膜のゲート電極に対向する領域の両側
にソースおよびドレイン電極が接触する薄膜トランジス
タの製造方法において、ａ−Ｓｉ膜形成時の反応ガスに
アクセプタ元素の化合物を添加するものとする。そして
アクセプタ元素がほう素であることが有効であり、ａ−
Ｓｉ膜形成時の反応ガスが水素化けい素としてモノシラ
ンを含み、そのモノシランに対する比が５×１０−５以
下のジボランを添加することが有効である。また別の本
発明の薄膜トランジスタは、弱いｎ型ないしｉ質の層と
ｐ型層とが積層されたａ−Ｓｉ膜を有し、そのａ−Ｓｉ
膜のｎ型ないしｉ質の層の表面と絶縁膜を介してゲート
電極が設けられ、そのゲート電極に対向する領域の両側
でａ−Ｓｉ膜のｐ型層を貫通して弱いｎ型ないしｉ質の
層に接触するソースおよびドレイン電極を備えたものと
する。そして、そのような薄膜トランジスタの製造の際
に、モノシランを含む反応ガスを用いてａ−Ｓｉ膜を形
成したのち、モノシランとそれに対する比が１０−５以
上であるジボランを添加した反応ガスを用いて前記ａ−
Ｓｉ膜の上にｐ型ａ−Ｓｉ膜を形成することが有効であ
る。あるいは、モノシランを含み、そのモノシランに対
する比が５×１０−５以下のジボランを添加した反応ガ
スを用いてａ−Ｓｉ膜を形成したのち、モノシランとそ
れに対する比が１０−５以上であって前記ａ−Ｓｉ膜形
成時より大きいジボランを添加した反応ガスを用いて前
記ａ−Ｓｉ膜の上にｐ型ａ−Ｓｉ膜を形成することも有
効である。
【０００６】
【作用】通常ｉ質ａ−Ｓｉはなにもドーピングを行わな
い状態でも弱いｎ型になっている。このため、ｉ質ａ−
Ｓｉ膜を通じてのもれ電流が存在し、薄膜トランジスタ
のオフ電流増加の一因となっている。例えば図３に示す
ようにプラズマＣＶＤ法の流量２０ｃｃｍ のＳｉＨ４
を含む反応ガスはジボラン （Ｂ２ Ｈ６ ） を添
加すると、添加量が微量の間は導電率が減少し、さらに
添加量をふやすと今度はｐ型ａ−Ｓｉ膜となり、再び導
電率が増加する。そこで、ｉ質ａ−Ｓｉ膜成膜時に反応
ガスにアクセプタ元素の化合物を微量添加すれば、導電
率の小さい膜が得られ、オフ電流が低減する。あるいは
、ａ−Ｓｉ膜を２層構造とし、ゲート電極の設けられる
例と反対側に弱いｐ型の層を形成すると、この側の表面
層の電子濃度が低下してもれ電流を低減し、他の特性が
変化することなくオフ電流が減少する。
い状態でも弱いｎ型になっている。このため、ｉ質ａ−
Ｓｉ膜を通じてのもれ電流が存在し、薄膜トランジスタ
のオフ電流増加の一因となっている。例えば図３に示す
ようにプラズマＣＶＤ法の流量２０ｃｃｍ のＳｉＨ４
を含む反応ガスはジボラン （Ｂ２ Ｈ６ ） を添
加すると、添加量が微量の間は導電率が減少し、さらに
添加量をふやすと今度はｐ型ａ−Ｓｉ膜となり、再び導
電率が増加する。そこで、ｉ質ａ−Ｓｉ膜成膜時に反応
ガスにアクセプタ元素の化合物を微量添加すれば、導電
率の小さい膜が得られ、オフ電流が低減する。あるいは
、ａ−Ｓｉ膜を２層構造とし、ゲート電極の設けられる
例と反対側に弱いｐ型の層を形成すると、この側の表面
層の電子濃度が低下してもれ電流を低減し、他の特性が
変化することなくオフ電流が減少する。
【０００７】
【実施例】図１（ａ） ないし（ｆ） は、本発明の一
実施例の薄膜トランジスタの製造工程を示し、図２と共
通の部分には同一の符号が付されている。同図（ａ）
ではガラス基板１上にＣｒ膜をスパッタ法等で成膜した
のちウェットエッチングでパターニングしてゲート電極
２を形成した。 同図（ｂ） ではその上にモノシランとＮＨ３ とＮ２
とＨ２ の混合ガスを用いてゲート絶縁ＳｉＮ膜３、
ＳｉＨ４とＨ２ およびＢ２ Ｈ６ の混合ガスを用い
てａ−Ｓｉ膜４、再びＳｉＨ４ とＮＨ３ とＮ２とＨ
２ の混合ガスを用いてパッシベーションＳｉＮ膜５を
プラズマＣＶＤ法等により連続成膜した。このうち、ａ
−Ｓｉ膜４の成膜条件は、ＳｉＨ４ ガスの流量を２０
ｃｃｍ，Ｈ２ ガスの流量を１８０ｃｃｍ、Ｈ２ で稀
釈して１００ｐｐｍの濃度のＢ２ Ｈ６ ガスの流量を
２ｃｃｍ 、すなわちＢ２Ｈ６ ／ＳｉＨ４ ＝１０−
５として１００ｎｍ の厚さに成膜した。図３からわか
るようにこのときの導電率は約５×１０−１２ である
。次いで同図（ｃ） ではパッシベーションＳｉＮ膜５
の一部分をドライエッチングによりパターニングし、ソ
ース， ドレイン用のコンタクトホール５１をあけた。 次に、同図（ｄ） ではＳｉＨ４ とＨ２ とフォスフ
ィン（ＰＨ３ ） の混合ガスを用いてｎ型ａ−Ｓｉ膜
６をプラズマＣＶＤ法により成膜し、ドライエッチング
によりパターニングした。さらに同図（ｅ） ではドラ
イエッチングによりパッシベーションＳｉＮ膜５， ｉ
質ａ−Ｓｉ膜４， ゲートＳｉＮ膜３をパターニングし
た。同図（ｆ） ではＭｏ膜をスパッタ法等により成膜
し、ウェットエッチングによりパターニングしてソース
， ドレイン電極７を形成した。得られた構造は図２と
同じである。
実施例の薄膜トランジスタの製造工程を示し、図２と共
通の部分には同一の符号が付されている。同図（ａ）
ではガラス基板１上にＣｒ膜をスパッタ法等で成膜した
のちウェットエッチングでパターニングしてゲート電極
２を形成した。 同図（ｂ） ではその上にモノシランとＮＨ３ とＮ２
とＨ２ の混合ガスを用いてゲート絶縁ＳｉＮ膜３、
ＳｉＨ４とＨ２ およびＢ２ Ｈ６ の混合ガスを用い
てａ−Ｓｉ膜４、再びＳｉＨ４ とＮＨ３ とＮ２とＨ
２ の混合ガスを用いてパッシベーションＳｉＮ膜５を
プラズマＣＶＤ法等により連続成膜した。このうち、ａ
−Ｓｉ膜４の成膜条件は、ＳｉＨ４ ガスの流量を２０
ｃｃｍ，Ｈ２ ガスの流量を１８０ｃｃｍ、Ｈ２ で稀
釈して１００ｐｐｍの濃度のＢ２ Ｈ６ ガスの流量を
２ｃｃｍ 、すなわちＢ２Ｈ６ ／ＳｉＨ４ ＝１０−
５として１００ｎｍ の厚さに成膜した。図３からわか
るようにこのときの導電率は約５×１０−１２ である
。次いで同図（ｃ） ではパッシベーションＳｉＮ膜５
の一部分をドライエッチングによりパターニングし、ソ
ース， ドレイン用のコンタクトホール５１をあけた。 次に、同図（ｄ） ではＳｉＨ４ とＨ２ とフォスフ
ィン（ＰＨ３ ） の混合ガスを用いてｎ型ａ−Ｓｉ膜
６をプラズマＣＶＤ法により成膜し、ドライエッチング
によりパターニングした。さらに同図（ｅ） ではドラ
イエッチングによりパッシベーションＳｉＮ膜５， ｉ
質ａ−Ｓｉ膜４， ゲートＳｉＮ膜３をパターニングし
た。同図（ｆ） ではＭｏ膜をスパッタ法等により成膜
し、ウェットエッチングによりパターニングしてソース
， ドレイン電極７を形成した。得られた構造は図２と
同じである。
【０００８】図４（ａ） ないし（ｆ） は本発明の別
の実施例の薄膜トランジスタの製造工程を示し、図１と
共通の部分には同一の符号が付されている。この場合は
、図（ｂ） においてＳｉＨ４ の流量を２０ｃｃｍ
、Ｈ４ ガスの流量を１８０ｃｃｍ、Ｈ２ で稀釈して
濃度１００ｐｐｍのＢ２ Ｈ６ ガスの流量を２ｃｃｍ
，すなわちＢ２ Ｈ６ ／ＳｉＨ４ ＝１０−５の図１
（ｂ） におけるのと同じ条件でｉ質ａ−Ｓｉ膜４を厚
さ９０ｎｍに成膜したのち、ＳｉＨ４ ガスの流量を２
０ｃｃｍ，Ｈ２ ガスの流量を１８０ｃｃｍ， Ｈ２
で稀釈して濃度１００ｐｐｍのＢ２ Ｈ６ガスの流量を
１０ｃｃｍ 、すなわちＢ２ Ｈ６ ／ＳｉＨ４ ＝５
×１０−５の条件で成膜して２層構造とした点が異なっ
ている。図３からわかるように、生じた弱いｐ型ａ−Ｓ
ｉ膜８の導電率は５×１０−１１ である。また、コン
タクト層であるｎ型ａ−Ｓｉ膜６がｐ型ａ−Ｓｉ膜８と
接触するとｐｎ接合が生ずるので、図（ｃ） において
パッシベーションＳｉＮ膜５の一部分をドライエッチン
グによりパターニングし、ソース， ドレイン用のコン
タクトホールをあける際にドライエッチング時間を長く
して弱いｐ型層８まで除去し、図（ｄ） に示すように
ｉ質ａ−Ｓｉ膜４とｎ型ａ−Ｓｉ膜６がオーム接触する
ようにした。
の実施例の薄膜トランジスタの製造工程を示し、図１と
共通の部分には同一の符号が付されている。この場合は
、図（ｂ） においてＳｉＨ４ の流量を２０ｃｃｍ
、Ｈ４ ガスの流量を１８０ｃｃｍ、Ｈ２ で稀釈して
濃度１００ｐｐｍのＢ２ Ｈ６ ガスの流量を２ｃｃｍ
，すなわちＢ２ Ｈ６ ／ＳｉＨ４ ＝１０−５の図１
（ｂ） におけるのと同じ条件でｉ質ａ−Ｓｉ膜４を厚
さ９０ｎｍに成膜したのち、ＳｉＨ４ ガスの流量を２
０ｃｃｍ，Ｈ２ ガスの流量を１８０ｃｃｍ， Ｈ２
で稀釈して濃度１００ｐｐｍのＢ２ Ｈ６ガスの流量を
１０ｃｃｍ 、すなわちＢ２ Ｈ６ ／ＳｉＨ４ ＝５
×１０−５の条件で成膜して２層構造とした点が異なっ
ている。図３からわかるように、生じた弱いｐ型ａ−Ｓ
ｉ膜８の導電率は５×１０−１１ である。また、コン
タクト層であるｎ型ａ−Ｓｉ膜６がｐ型ａ−Ｓｉ膜８と
接触するとｐｎ接合が生ずるので、図（ｃ） において
パッシベーションＳｉＮ膜５の一部分をドライエッチン
グによりパターニングし、ソース， ドレイン用のコン
タクトホールをあける際にドライエッチング時間を長く
して弱いｐ型層８まで除去し、図（ｄ） に示すように
ｉ質ａ−Ｓｉ膜４とｎ型ａ−Ｓｉ膜６がオーム接触する
ようにした。
【０００９】図５はこのようにして製造した薄膜トラン
ジスタおよび従来の方法で製造した薄膜トランジスタの
電流・電圧特性を示し、オフ電流は実線４１の従来の薄
膜トランジスタにくらべ、点線４２の図１の実施例で製
造した場合は２分の１に、鎖線４３の図４の実施例で製
造した場合は４分の１に低減した。
ジスタおよび従来の方法で製造した薄膜トランジスタの
電流・電圧特性を示し、オフ電流は実線４１の従来の薄
膜トランジスタにくらべ、点線４２の図１の実施例で製
造した場合は２分の１に、鎖線４３の図４の実施例で製
造した場合は４分の１に低減した。
【００１０】図４に示した実施例では、ｉ質ａ−Ｓｉ膜
４にもほう素をドーピングしているが、この膜はＳｉＨ
４ ガスとＨ２ ガスのみの混合ガスを用いて成膜して
も従来にくらべてオフ電流は低減する。
４にもほう素をドーピングしているが、この膜はＳｉＨ
４ ガスとＨ２ ガスのみの混合ガスを用いて成膜して
も従来にくらべてオフ電流は低減する。
【００１１】
【発明の効果】本発明によれば、薄膜トランジスタの製
造工程において、活性層のｉ質ａ−Ｓｉ膜の全域あるい
は一部にほう素などのアクセプタをドープすることによ
りａ−Ｓｉ膜の導電率が低下し、ａ−Ｓｉ膜を通じての
もれ電流が減少し、薄膜トランジスタのオフ電流が低減
した。 このようにして得られた薄膜トランジスタは、オンオフ
比が大きく、液晶表示素子に用いた場合コントラスト比
の高い良好な表示品質が得られる他、駆動回路等に用い
た場合も有効である。
造工程において、活性層のｉ質ａ−Ｓｉ膜の全域あるい
は一部にほう素などのアクセプタをドープすることによ
りａ−Ｓｉ膜の導電率が低下し、ａ−Ｓｉ膜を通じての
もれ電流が減少し、薄膜トランジスタのオフ電流が低減
した。 このようにして得られた薄膜トランジスタは、オンオフ
比が大きく、液晶表示素子に用いた場合コントラスト比
の高い良好な表示品質が得られる他、駆動回路等に用い
た場合も有効である。
【図１】本発明の一実施例の薄膜トランジスタ製造工程
を（ａ） 〜（ｆ） の順に示す断面図
を（ａ） 〜（ｆ） の順に示す断面図
【図２】薄膜ト
ランジスタの断面構造図
ランジスタの断面構造図
【図３】濃度１００ｐｐｍのＢ
２ Ｈ６ ガス流量比に対するａ−Ｓｉ膜の導電型，
導電率の変化を示す線図
２ Ｈ６ ガス流量比に対するａ−Ｓｉ膜の導電型，
導電率の変化を示す線図
【図４】本発明の別の実施例の
薄膜トランジスタ製造工程を（ａ） 〜（ｆ） の順に
示す断面図
薄膜トランジスタ製造工程を（ａ） 〜（ｆ） の順に
示す断面図
【図５】本発明の実施例および従来例により
薄膜トランジスタの伝達特性線図
薄膜トランジスタの伝達特性線図
１ ガラス基板
２ ゲート電極
３ ゲート絶縁ＳｉＮ膜
４ ａ−Ｓｉ膜
５ パッシベーションＳｉＮ膜
６ ｎ型ａ−Ｓｉ膜
７ ソース， ドレイン電極
８ ｐ型ａ−Ｓｉ膜
Claims (6)
- 【請求項１】水素化けい素を含む反応ガスの分解により
形成したアモルファスシリコン膜に絶縁膜を介してゲー
ト電極が対向し、アモルファスシリコン膜のゲート電極
に対向する領域の両側にソースおよびドレイン電極が接
触する薄膜トランジスタの製造方法において、アモルフ
ァスシリコン膜形成時の反応ガスにアクセプタ元素の化
合物を添加することを特徴とする薄膜トランジスタの製
造方法。 - 【請求項２】アクセプタ元素がほう素である請求項１記
載の薄膜トランジスタの製造方法。 - 【請求項３】アモルファスシリコン膜形成時の反応ガス
が水素化けい素としてモノシランを含み、そのモノシラ
ンに対する比が５×１０−５以下のジボランを添加する
請求項２記載の薄膜トランジスタの製造方法。 - 【請求項４】弱いｎ型ないしｉ質の層とｐ型層とが積層
されたアモルファスシリコン膜を有し、そのアモルファ
スシリコン膜のｎ型ないしｉ質の層の表面と絶縁膜を介
してゲート電極が設けられ、そのゲート電極に対向する
領域の両側でアモルファスシリコン膜のｐ型層を貫通し
て弱いｎ型ないしｉ質の層に接触するソースおよびドレ
イン電極を備えたことを特徴とする薄膜トランジスタ。 - 【請求項５】請求項４記載の薄膜トランジスタを製造す
るに際し、モノシランを含む反応ガスを用いてアモルフ
ァスシリコン膜を形成したのち、モノシランをそれに対
する比が１０−５以上であるジボランを添加した反応ガ
スを用いて前記アモルファスシリコン膜の上にｐ型アモ
ルファスシリコン膜を形成することを特徴とする薄膜ト
ランジスタの製造方法。 - 【請求項６】請求項４記載の薄膜トランジスタを製造す
るに際し、モノシランを含み、そのモノシランに対する
比が５×１０−５以下のジボランを添加した反応ガスを
用いてアモルファスシリコン膜を形成したのち、モノシ
ランとそれに対する比が１０−５以上であって前記アモ
ルファスシリコン膜形成時より大きいジボランを添加し
た反応ガスを用いて前記アモルファスシリコン膜の上に
ｐ型アモルファスシリコン膜を形成することを特徴とす
る薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12052091A JPH04348533A (ja) | 1991-05-27 | 1991-05-27 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12052091A JPH04348533A (ja) | 1991-05-27 | 1991-05-27 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04348533A true JPH04348533A (ja) | 1992-12-03 |
Family
ID=14788287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12052091A Pending JPH04348533A (ja) | 1991-05-27 | 1991-05-27 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04348533A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010129859A (ja) * | 2008-11-28 | 2010-06-10 | Hitachi Displays Ltd | 表示装置 |
| JP2014131052A (ja) * | 2008-11-07 | 2014-07-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1991
- 1991-05-27 JP JP12052091A patent/JPH04348533A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014131052A (ja) * | 2008-11-07 | 2014-07-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8980665B2 (en) | 2008-11-07 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US9231110B2 (en) | 2008-11-07 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2010129859A (ja) * | 2008-11-28 | 2010-06-10 | Hitachi Displays Ltd | 表示装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4942441A (en) | Thin film semiconductor device and method of manufacturing the same | |
| JPH0449788B2 (ja) | ||
| EP0449539A2 (en) | Ohmic contact for thin film transistor | |
| US5561074A (en) | Method for fabricating reverse-staggered thin-film transistor | |
| GB2067353A (en) | Thin film transistor | |
| KR100272272B1 (ko) | 박막 트랜지스터 및 그의 제조방법 | |
| JP2000150886A (ja) | 半導体装置及びその製造方法 | |
| JPH04367277A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP3134336B2 (ja) | 半導体装置の製造方法 | |
| JPH04348533A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH0564862B2 (ja) | ||
| JPH04286339A (ja) | 半導体装置及びその製造方法 | |
| JP2523679B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP3325664B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2629601B2 (ja) | 半導体装置 | |
| JPH0243739A (ja) | 薄膜トランジスタ | |
| JPH0770726B2 (ja) | 炭化珪素を用いた電界効果トランジスタ | |
| JPH0512852B2 (ja) | ||
| KR0165579B1 (ko) | 비정질 실리콘 박막트랜지스터 및 그 제조방법 | |
| JP2851741B2 (ja) | 半導体装置 | |
| KR970010689B1 (ko) | 액정표시소자용 박막트랜지스터 | |
| JPH06120505A (ja) | 薄膜トランジスタ | |
| KR100303710B1 (ko) | 비정질실리콘박막트랜지스터와액정표시소자구조및제조방법 | |
| JP2568037B2 (ja) | 液晶表示素子用アモルファスシリコン半導体装置 | |
| JP2635950B2 (ja) | 半導体装置の製造方法 |