JPH0434950A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0434950A JPH0434950A JP2140431A JP14043190A JPH0434950A JP H0434950 A JPH0434950 A JP H0434950A JP 2140431 A JP2140431 A JP 2140431A JP 14043190 A JP14043190 A JP 14043190A JP H0434950 A JPH0434950 A JP H0434950A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- ground
- pad
- pattern
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/495—Capacitive arrangements or effects of, or between wiring layers
- H10W20/496—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高周波用の半導体集積回路装置に関する。
従来の高周波用半導体集積回路装置のチップレイアウト
の一例を第４図（ａ）に示す。図において、１は半導体
基板、２は内部回路、３は入力信号パッド、４は出力信
号パッド、５，７．９はグランドパッド、１０は電源パ
ッド、１１はグランドパターンである。この半導体集積
回路装置の特性試験を行う場合には、第４図（ｂ）に示
すように、ＲＦプローブ２０．３０にそれぞれ設けたプ
ローブ電極２１，２２．および３１．３２と、ＤＣプロ
ーブ４０．５０をそれぞれ前記パッドに接触させ、通電
を行う。ここでは、入力信号バンド３とグランドパッド
５がバランス状の入力パッド列を構成し、出力信号パッ
ド４とグランドパッド７がバランス状の出力パッド列を
構成し、これらはＲＦプローブ２０．３０を介して高周
波測定器に、電源パッド１０とグランドパッド９はＤＣ
プローブ４０．５０を介して電源にそれぞれ接続され、
内部回路２の高周波およびＤＣ特性をウェハ状態で測定
している。
の一例を第４図（ａ）に示す。図において、１は半導体
基板、２は内部回路、３は入力信号パッド、４は出力信
号パッド、５，７．９はグランドパッド、１０は電源パ
ッド、１１はグランドパターンである。この半導体集積
回路装置の特性試験を行う場合には、第４図（ｂ）に示
すように、ＲＦプローブ２０．３０にそれぞれ設けたプ
ローブ電極２１，２２．および３１．３２と、ＤＣプロ
ーブ４０．５０をそれぞれ前記パッドに接触させ、通電
を行う。ここでは、入力信号バンド３とグランドパッド
５がバランス状の入力パッド列を構成し、出力信号パッ
ド４とグランドパッド７がバランス状の出力パッド列を
構成し、これらはＲＦプローブ２０．３０を介して高周
波測定器に、電源パッド１０とグランドパッド９はＤＣ
プローブ４０．５０を介して電源にそれぞれ接続され、
内部回路２の高周波およびＤＣ特性をウェハ状態で測定
している。
上述した従来の半導体集積回路装置は、電源の高周波接
地を行うために、プローブを支持するプローブカード（
図示せず）上でチップコンデンサ等を電源パターンとグ
ランド間に挿入している。
地を行うために、プローブを支持するプローブカード（
図示せず）上でチップコンデンサ等を電源パターンとグ
ランド間に挿入している。
このため、電源の高周波接地が十分に行うことができず
、ウェハ状態で回路の高周波特性を測定する上で不都合
な場合があった。
、ウェハ状態で回路の高周波特性を測定する上で不都合
な場合があった。
本発明は電源の高周波接地を十分に行ってウェハ状態で
の回路の高周波特性の測定を好適に行い得るようにした
半導体集積回路装置を提供することにある。
の回路の高周波特性の測定を好適に行い得るようにした
半導体集積回路装置を提供することにある。
本発明の半導体集積回路装置は、内部回路に設けたグラ
ンドパターンに眉間絶縁膜を介して重畳されて金属−絶
縁体−金属構造のキャパシタ（以下、ＭＩＭ型キャパシ
タと称する）を構成する電源パターンを設け、この電源
パターンを電源パッドに電気接続した構成とする。
ンドパターンに眉間絶縁膜を介して重畳されて金属−絶
縁体−金属構造のキャパシタ（以下、ＭＩＭ型キャパシ
タと称する）を構成する電源パターンを設け、この電源
パターンを電源パッドに電気接続した構成とする。
本発明によれば、ＭＩＭ型キャパシタによって電源パッ
ドを高周波的に接地し、プローブカード上での接地構造
を不要とする。
ドを高周波的に接地し、プローブカード上での接地構造
を不要とする。
次に、本発明を図面を参照して説明する。
第１図（ａ）は本発明の第１実施例のチップレイアウト
を示す図である。図において、■は半導体基板、２は内
部回路、３は入力信号パッド、４は出力信号パッド、５
，６，７，８．９はグランドパッド、１０は電源パッド
である。前記グランドパッド５と７は第１のグランドパ
ターン１１で接続され、グランドパッド６と８は第２の
グランドパターン１２で接続され、第１および第２のグ
ランドパターン１１．１２はそれぞれ両端において第３
および第４のグランドパターン１３．１４で相互に接続
されている。
を示す図である。図において、■は半導体基板、２は内
部回路、３は入力信号パッド、４は出力信号パッド、５
，６，７，８．９はグランドパッド、１０は電源パッド
である。前記グランドパッド５と７は第１のグランドパ
ターン１１で接続され、グランドパッド６と８は第２の
グランドパターン１２で接続され、第１および第２のグ
ランドパターン１１．１２はそれぞれ両端において第３
および第４のグランドパターン１３．１４で相互に接続
されている。
ここで、前記第２のグランドパターン１２の下側には、
層間絶縁膜（図示せず）を挟んで電源パターン１５が形
成され、これらグランドパターン１２、層間絶縁膜、電
源パターン１５でＭＩＭ型キャパシタを構成している。
層間絶縁膜（図示せず）を挟んで電源パターン１５が形
成され、これらグランドパターン１２、層間絶縁膜、電
源パターン１５でＭＩＭ型キャパシタを構成している。
そして、前記電源パッド１０はスルーホール１６によっ
て電源パターン１５に電気接続され、さらにこの電源パ
ターン１５を介して内部回路２に接続されている。
て電源パターン１５に電気接続され、さらにこの電源パ
ターン１５を介して内部回路２に接続されている。
なお、入力信号パッド３とグランドパッド５゜６でコプ
レーナ状の入力パッド列を構成し、出力信号パッド４と
グランドパッド７．８がコプレーナ状の出力パッド列を
構成している。
レーナ状の入力パッド列を構成し、出力信号パッド４と
グランドパッド７．８がコプレーナ状の出力パッド列を
構成している。
第１図（ｂ）は前記半導体集積回路装置の特性試験を行
う状態を示しており、入力パッド列および出力パッド列
にはそれぞれＲＦプローブ２０゜３０の各プローブ電極
２１〜２３．３１〜３３を接触させる。また、電極パッ
ド１０とグランドパッド９にそれぞれＤＣプローブ４０
．５０を接触させている。
う状態を示しており、入力パッド列および出力パッド列
にはそれぞれＲＦプローブ２０゜３０の各プローブ電極
２１〜２３．３１〜３３を接触させる。また、電極パッ
ド１０とグランドパッド９にそれぞれＤＣプローブ４０
．５０を接触させている。
この構成によれば、内部回路２は電源パターン１５を介
して電源パッド１０に接続されているため、電源パッド
１０にＤＣプローブ４０を接続したときには、この電源
パターン１５と第２のグランドパターン１２とで構成さ
れるＭＩＭ型キャパシタによって電源パッド１０におけ
る高周波接地をとることができる。したがって、プロー
ブを支持するプローブカード上でチップコンデンサ等を
用いて高周波接地する必要がなく、また、プローブカー
ド上で高周波接地する場合よりも精度の良い高周波特性
をウェハ状態で行うことが可能になる。
して電源パッド１０に接続されているため、電源パッド
１０にＤＣプローブ４０を接続したときには、この電源
パターン１５と第２のグランドパターン１２とで構成さ
れるＭＩＭ型キャパシタによって電源パッド１０におけ
る高周波接地をとることができる。したがって、プロー
ブを支持するプローブカード上でチップコンデンサ等を
用いて高周波接地する必要がなく、また、プローブカー
ド上で高周波接地する場合よりも精度の良い高周波特性
をウェハ状態で行うことが可能になる。
なお、ＭＩＭ型キャパシタの容量値としては、数ｐＦ〜
数十ｐＦの値が適当であり、典型的な約１１Ｆ／μｍ２
のＭＩＭ型キャパシタを使用した場合は、チップ上の占
有面積が数千μｍ２〜数万μｍ２となり、十分実現可能
となる。
数十ｐＦの値が適当であり、典型的な約１１Ｆ／μｍ２
のＭＩＭ型キャパシタを使用した場合は、チップ上の占
有面積が数千μｍ２〜数万μｍ２となり、十分実現可能
となる。
第２図（ａ）は本発明の第２実施例のチップレイアウト
図である。図において、第１図（ａ）と均等な部分には
同一符号を付しである。ここでは、内部回路２Ａ、２Ｂ
を新たに設け、さらにこれら内部回路２Ａ、２Ｂに接続
される電源パターン１５Ａ、１５Ｂと、これらにスルー
ホール１６Ａ。
図である。図において、第１図（ａ）と均等な部分には
同一符号を付しである。ここでは、内部回路２Ａ、２Ｂ
を新たに設け、さらにこれら内部回路２Ａ、２Ｂに接続
される電源パターン１５Ａ、１５Ｂと、これらにスルー
ホール１６Ａ。
１６Ｂを介して接続される電源パッドＩＯＡ。
１０Ｂを設けている。
この例では電源パッド１０．ＩＯＡ、ＩＯＢのそれぞれ
に接続される電源パターン１５．１５Ａ。
に接続される電源パターン１５．１５Ａ。
１５Ｂのそれぞれが第２のグランドパターン１２と層間
絶縁膜とでＭＩＭ型キャパシタを構成し、各電源パッド
における高周波接地を行っている。
絶縁膜とでＭＩＭ型キャパシタを構成し、各電源パッド
における高周波接地を行っている。
なお、９Ａ、９Ｂはそれぞれグランドパッドである。
第２図（ｂ）はこの半導体集積回路装置の高周波特性試
験を行う状態を示しており、各バ・ンドにそれぞれプロ
ーブを接触させることで、特性の測定が実行される。こ
の場合にも、電源バ・ンド１０゜１０Ａ、ＩＯＢにそれ
ぞれＤＣプローブ４０゜４０Ａ、４０Ｂを接触したとき
には、チ、ンプ上に設ケたＭ Ｉ Ｍ型キャパシタによ
って電源の高周波接地が行われ、精度の良い高周波特性
をウェハ状態で行うことが可能になる。
験を行う状態を示しており、各バ・ンドにそれぞれプロ
ーブを接触させることで、特性の測定が実行される。こ
の場合にも、電源バ・ンド１０゜１０Ａ、ＩＯＢにそれ
ぞれＤＣプローブ４０゜４０Ａ、４０Ｂを接触したとき
には、チ、ンプ上に設ケたＭ Ｉ Ｍ型キャパシタによ
って電源の高周波接地が行われ、精度の良い高周波特性
をウェハ状態で行うことが可能になる。
なお、５０Ａ、５０ＢはそれぞれＤＣプローブである。
第３図（ａ）は本発明の第３実施例のチ・ンブレイアウ
ト図であり、第１実施例と均等な部分には同一符号を付
しである。
ト図であり、第１実施例と均等な部分には同一符号を付
しである。
ここでは、内部回路２と２０の間に段間信号パッド１７
と、グランドパッド１８．１９を設け、これらで段間パ
ッド列を構成している。また、内部回路２，２Ｃはそれ
ぞれ第２グランドパターン１２の下側に設けた電源パタ
ーン１５．１５Ｃをスルーホール１６．１６Ｃを介して
電源パッド１０、ＩＯＣに電気接続されている。
と、グランドパッド１８．１９を設け、これらで段間パ
ッド列を構成している。また、内部回路２，２Ｃはそれ
ぞれ第２グランドパターン１２の下側に設けた電源パタ
ーン１５．１５Ｃをスルーホール１６．１６Ｃを介して
電源パッド１０、ＩＯＣに電気接続されている。
この半導体集積回路装置では、高周波特性試験に際して
は、先ず、第３図（ｂ）のように、入力パッド列と段間
パッド列とにそれぞれＲＦプローブ２０．３０を接触さ
せ、また電源パッド１０゜１０Ｃおよびグランドパッド
９，９ＣにそれぞれＤＣプローブ４０，４０Ｃ，５０，
５０Ｃを接触させ、入力段回路としての内部回路２の特
性試験を実行する。
は、先ず、第３図（ｂ）のように、入力パッド列と段間
パッド列とにそれぞれＲＦプローブ２０．３０を接触さ
せ、また電源パッド１０゜１０Ｃおよびグランドパッド
９，９ＣにそれぞれＤＣプローブ４０，４０Ｃ，５０，
５０Ｃを接触させ、入力段回路としての内部回路２の特
性試験を実行する。
次いで、図示は省略するが、ＲＦプローブ２０゜３０を
段間パッド列と出力パッド列とにそれぞれ接続すること
で、出力段回路としての内部回路２Ｃの特性試験が実行
される。
段間パッド列と出力パッド列とにそれぞれ接続すること
で、出力段回路としての内部回路２Ｃの特性試験が実行
される。
そして、これらの特性試験に際しては、電源パッド１０
．ＩＯＣのそれぞれにおいてＭＩＭ型キャパシタによっ
て高周波接地が行われているため、これらの高周波特性
をウェハ状態で精度良く測定することが可能となる。
．ＩＯＣのそれぞれにおいてＭＩＭ型キャパシタによっ
て高周波接地が行われているため、これらの高周波特性
をウェハ状態で精度良く測定することが可能となる。
以上説明したように本発明は、内部回路に設けたグラン
ドパターンとでＭＩＭ型キャパシタを構成する電源パタ
ーンを設け、この電源パターンを電源バＪンドに電気接
続しているので、このＭＩＭ型キャパシタによって電源
パッドを高周波的に接地することができ、プローブカー
ド上での接地構造を不要にするとともに、半導体集積回
路装置の高周波特性の測定をウェハ状態で高精度に実行
することができる効果がある。
ドパターンとでＭＩＭ型キャパシタを構成する電源パタ
ーンを設け、この電源パターンを電源バＪンドに電気接
続しているので、このＭＩＭ型キャパシタによって電源
パッドを高周波的に接地することができ、プローブカー
ド上での接地構造を不要にするとともに、半導体集積回
路装置の高周波特性の測定をウェハ状態で高精度に実行
することができる効果がある。
第１図は本発明の第１実施例を示し、同図（ａ）はチッ
プレイアウト図、同図（ｂ）はその高周波特性を測定す
る状態を示す平面図、第２図は本発明の第２実施例を示
し、同図（ａ）はチップレイアウト図、同図（ｂ）はそ
の高周波特性を測定する状態を示す平面図、第３図は本
発明の第３実施例を示し、同図（ａ）はチップレイアウ
ト図、同図（ｂ）はその高周波特性を測定する状態を示
す平面図、第４図は従来の半導体集積回路装置の一例を
示し、同図（ａ）はチップレイアウト図、同図（ｂ）は
その高周波特性を測定する状態を示す平面図である。 １・・・半導体基板、２，２Ａ〜２Ｃ・・・内部回路、
３・・・入力信号パッド、４・・・出力信号パッド、５
〜Ｂ、９．９Ａ〜９Ｃ・・・グランドパッド、１０、ｌ
０Ａ−１０Ｃ・・・電源パッド、１１〜１４・・・第１
〜第４のグランドパターン、１５．１５Ａ〜′１５Ｃ・
・・電源パターン、１６．１６Ａ〜１６Ｃ・・・スルー
ホール、１７・・・段間信号パッド、１１３．１９・・
・グランドパッド、２０．３０・・・ＲＦプローブ、 ４０．４０Ａ〜４０Ｃ，５０，５０Ａ〜５０Ｃ・・・Ｄ
Ｃプローブ。 第 図 第 図 第４ 図 （ａ）
プレイアウト図、同図（ｂ）はその高周波特性を測定す
る状態を示す平面図、第２図は本発明の第２実施例を示
し、同図（ａ）はチップレイアウト図、同図（ｂ）はそ
の高周波特性を測定する状態を示す平面図、第３図は本
発明の第３実施例を示し、同図（ａ）はチップレイアウ
ト図、同図（ｂ）はその高周波特性を測定する状態を示
す平面図、第４図は従来の半導体集積回路装置の一例を
示し、同図（ａ）はチップレイアウト図、同図（ｂ）は
その高周波特性を測定する状態を示す平面図である。 １・・・半導体基板、２，２Ａ〜２Ｃ・・・内部回路、
３・・・入力信号パッド、４・・・出力信号パッド、５
〜Ｂ、９．９Ａ〜９Ｃ・・・グランドパッド、１０、ｌ
０Ａ−１０Ｃ・・・電源パッド、１１〜１４・・・第１
〜第４のグランドパターン、１５．１５Ａ〜′１５Ｃ・
・・電源パターン、１６．１６Ａ〜１６Ｃ・・・スルー
ホール、１７・・・段間信号パッド、１１３．１９・・
・グランドパッド、２０．３０・・・ＲＦプローブ、 ４０．４０Ａ〜４０Ｃ，５０，５０Ａ〜５０Ｃ・・・Ｄ
Ｃプローブ。 第 図 第 図 第４ 図 （ａ）
Claims (1)
- １、半導体基板に構成された内部回路につながる入力信
号パッド、出力信号パッド、電源パッド、およびグラン
ドパッドとを備え、これらのパッドにプローブを接触さ
せて特性試験を行うようにした半導体集積回路装置にお
いて、前記グランドパッドにつながるグランドパターン
に層間絶縁膜を介して重畳されて金属−絶縁体−金属構
造のキャパシタを構成する電源パターンを設け、この電
源パターンを前記電源パッドに電気接続したことを特徴
とする半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2140431A JPH0434950A (ja) | 1990-05-30 | 1990-05-30 | 半導体集積回路装置 |
| US07/706,659 US5194932A (en) | 1990-05-30 | 1991-05-29 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2140431A JPH0434950A (ja) | 1990-05-30 | 1990-05-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0434950A true JPH0434950A (ja) | 1992-02-05 |
Family
ID=15268516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2140431A Pending JPH0434950A (ja) | 1990-05-30 | 1990-05-30 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5194932A (ja) |
| JP (1) | JPH0434950A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9837209B2 (en) | 2012-11-21 | 2017-12-05 | Qualcomm Incorporated | Capacitor structure for wideband resonance suppression in power delivery networks |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2989965B2 (ja) * | 1992-08-06 | 1999-12-13 | 日本電気アイシーマイコンシステム株式会社 | 半導体装置 |
| DE19825607C2 (de) * | 1998-06-08 | 2000-08-10 | Siemens Ag | Integrierte Halbleiterschaltung mit Füllstrukturen |
| US6456099B1 (en) | 1998-12-31 | 2002-09-24 | Formfactor, Inc. | Special contact points for accessing internal circuitry of an integrated circuit |
| DE20012450U1 (de) * | 2000-07-18 | 2000-11-23 | ROSENBERGER Hochfrequenztechnik GmbH & Co. KG, 84562 Mettenheim | Gehäuse für eine integrierte Schaltung |
| US6329234B1 (en) | 2000-07-24 | 2001-12-11 | Taiwan Semiconductor Manufactuirng Company | Copper process compatible CMOS metal-insulator-metal capacitor structure and its process flow |
| US7229875B2 (en) * | 2002-10-17 | 2007-06-12 | Samsung Electronics Co., Ltd. | Integrated circuit capacitor structure |
| KR100480641B1 (ko) * | 2002-10-17 | 2005-03-31 | 삼성전자주식회사 | 고 커패시턴스를 지니는 금속-절연체-금속 커패시터, 이를구비하는 집적회로 칩 및 이의 제조 방법 |
| JP2004327619A (ja) * | 2003-04-23 | 2004-11-18 | Toshiba Corp | 半導体集積回路装置及びその製造方法 |
| US7390518B2 (en) * | 2003-07-11 | 2008-06-24 | Cadbury Adams Usa, Llc | Stain removing chewing gum composition |
| TWI228597B (en) * | 2004-02-25 | 2005-03-01 | Nat Applied Res Laboratories | Device monitor for RF and DC measurements |
| JP4556023B2 (ja) * | 2004-04-22 | 2010-10-06 | 独立行政法人産業技術総合研究所 | システムインパッケージ試験検査装置および試験検査方法 |
| JP2005331298A (ja) * | 2004-05-18 | 2005-12-02 | Mitsubishi Electric Corp | 高周波回路の特性測定方法及び校正用パターンならびに校正用治具 |
| JP4427645B2 (ja) * | 2004-05-27 | 2010-03-10 | 独立行政法人産業技術総合研究所 | コンタクトプローブ、そのコンタクトプローブに用いる測定用パッド、及びそのコンタクトプローブの作製方法 |
| EP2061278A1 (de) * | 2007-11-13 | 2009-05-20 | Siemens Medical Instruments Pte. Ltd. | Hörvorrichtungschip mit separater EMV-Masse und entsprechende Hörvorrichtung |
| US11929317B2 (en) | 2020-12-07 | 2024-03-12 | Macom Technology Solutions Holdings, Inc. | Capacitor networks for harmonic control in power devices |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194681A (ja) * | 1986-02-20 | 1987-08-27 | Mitsubishi Electric Corp | 半導体装置 |
| JPS63120446A (ja) * | 1986-11-08 | 1988-05-24 | Mitsubishi Electric Corp | 半導体集積回路装置における電源，接地配線構造 |
| JPS6484628A (en) * | 1987-09-26 | 1989-03-29 | Mitsubishi Electric Corp | Semiconductor evaluation device |
| JPH01239964A (ja) * | 1988-03-22 | 1989-09-25 | Nec Corp | 半導体集積回路の電源配線レイアウト法 |
| JPH0298953A (ja) * | 1988-10-06 | 1990-04-11 | Mitsubishi Electric Corp | マイクロ波集積回路評価方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2625089A1 (de) * | 1976-06-04 | 1977-12-15 | Bosch Gmbh Robert | Anordnung zum auftrennen von leiterbahnen auf integrierten schaltkreisen |
| JPS61100955A (ja) * | 1984-10-22 | 1986-05-19 | Nec Corp | 半導体装置 |
| JPS6235716A (ja) * | 1985-08-09 | 1987-02-16 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6341041A (ja) * | 1986-08-06 | 1988-02-22 | Mitsubishi Electric Corp | 半導体装置 |
| US4764723A (en) * | 1986-11-10 | 1988-08-16 | Cascade Microtech, Inc. | Wafer probe |
-
1990
- 1990-05-30 JP JP2140431A patent/JPH0434950A/ja active Pending
-
1991
- 1991-05-29 US US07/706,659 patent/US5194932A/en not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194681A (ja) * | 1986-02-20 | 1987-08-27 | Mitsubishi Electric Corp | 半導体装置 |
| JPS63120446A (ja) * | 1986-11-08 | 1988-05-24 | Mitsubishi Electric Corp | 半導体集積回路装置における電源，接地配線構造 |
| JPS6484628A (en) * | 1987-09-26 | 1989-03-29 | Mitsubishi Electric Corp | Semiconductor evaluation device |
| JPH01239964A (ja) * | 1988-03-22 | 1989-09-25 | Nec Corp | 半導体集積回路の電源配線レイアウト法 |
| JPH0298953A (ja) * | 1988-10-06 | 1990-04-11 | Mitsubishi Electric Corp | マイクロ波集積回路評価方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9837209B2 (en) | 2012-11-21 | 2017-12-05 | Qualcomm Incorporated | Capacitor structure for wideband resonance suppression in power delivery networks |
Also Published As
| Publication number | Publication date |
|---|---|
| US5194932A (en) | 1993-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0434950A (ja) | 半導体集積回路装置 | |
| KR100500452B1 (ko) | 모듈기판 상에 실장된 볼 그리드 어레이 패키지 검사장치및 검사방법 | |
| JPS6341041A (ja) | 半導体装置 | |
| US20060038576A1 (en) | Sort interface unit having probe capacitors | |
| US5949240A (en) | Test connecting device including testkey and probe card for use in the testing of integrated circuits | |
| JP2657315B2 (ja) | プローブカード | |
| JPH01318245A (ja) | プローブカード検査用治具 | |
| Jamneala et al. | Employing a ground model to accurately characterize electronic devices measured with GSG probes | |
| JPH01129432A (ja) | 集積回路 | |
| JPH01143974A (ja) | インサーキットテスト装置 | |
| JP5959204B2 (ja) | 実装状態判別装置および実装状態判別方法 | |
| JPH0322456A (ja) | 半導体装置及びその検査方法 | |
| JPH02239641A (ja) | 半導体ウエーハ用プロービング装置 | |
| JPH03239341A (ja) | ウエーハテスト方法 | |
| JP2767991B2 (ja) | 検査基板と回路基板検査方法並びに回路基板検査装置 | |
| JP2956827B2 (ja) | 集積回路装置 | |
| JPH07151818A (ja) | 半導体集積回路装置 | |
| JPH0344580A (ja) | 半導体装置用バイアステスト基板 | |
| JPH0432757Y2 (ja) | ||
| JPH04109646A (ja) | 半導体プロービング試験装置 | |
| JPS62194681A (ja) | 半導体装置 | |
| JPS63186440A (ja) | 半導体ウエハ | |
| JPH0690222B2 (ja) | 半導体ウエ−ハの電気的特性測定用プロ−ブ針 | |
| JPH04274338A (ja) | 半導体装置 | |
| JPS62181438A (ja) | 半導体装置 |