JPH04352333A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04352333A JPH04352333A JP3126312A JP12631291A JPH04352333A JP H04352333 A JPH04352333 A JP H04352333A JP 3126312 A JP3126312 A JP 3126312A JP 12631291 A JP12631291 A JP 12631291A JP H04352333 A JPH04352333 A JP H04352333A
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- JP
- Japan
- Prior art keywords
- gate electrode
- resist
- gate
- semiconductor device
- semiconductor substrate
- Prior art date
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- Pending
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- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は化合物半導体のＭＥＳＦ
ＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉ
ｅｌｄ ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）の製造に
おけるゲート電極の作製方法に関するものである。
ＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉ
ｅｌｄ ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）の製造に
おけるゲート電極の作製方法に関するものである。
【０００２】
【従来の技術】近年、ＧａＡｓなど高速の化合物半導体
を用いたマイクロ波用ＭＥＳＦＥＴの開発が盛んに行わ
れている。そのようなＦＥＴの高周波化、低雑音化を達
成するためには、ゲート長の短縮、ソース抵抗・ゲート
抵抗の低減などが重要となる。しかしながら、ＦＥＴの
構造的にはゲート長を短縮するとゲート抵抗は増大する
という関係になり、ゲート抵抗を低減させるためのいく
つかの方法が提案されている。
を用いたマイクロ波用ＭＥＳＦＥＴの開発が盛んに行わ
れている。そのようなＦＥＴの高周波化、低雑音化を達
成するためには、ゲート長の短縮、ソース抵抗・ゲート
抵抗の低減などが重要となる。しかしながら、ＦＥＴの
構造的にはゲート長を短縮するとゲート抵抗は増大する
という関係になり、ゲート抵抗を低減させるためのいく
つかの方法が提案されている。
【０００３】その一例として、ゲート抵抗を低減するた
めのＴ字型ゲート電極を有するＧａＡｓ−ＭＥＳＦＥＴ
の作製方法を図３を参照しながら説明する。図３の（ａ
）に示すように、半絶縁性ＧａＡｓ基板２１に、レジス
トをマスクとしてＳｉ＋ を８０ＫｅＶ−４×１０１２
ｃｍ−２でイオン注入を行ったｎ型注入領域２２を形成
した後、ＷＳｉをスパッタ法で堆積してドライエッチン
グによる加工を行いゲート電極２６を形成する。次に、
図３の（ｂ）に示すように、レジストをマスクとしてＳ
ｉ＋ を １２０ＫｅＶ−５×１０１３ｃｍ−２で注入
してｎ＋ 型注入領域２３を形成する。このとき、活性
領域となるｎ型注入領域２２はゲート電極２６の直下だ
けとなる。全面にＳｉＯ２ を堆積して ８００℃−１
５分のアニールを行い、注入したＳｉ＋ の電気的活性
化を行う。アニール保護膜のＳｉＯ２ を除去した後、
フォトリソグラフィーによるレジストのパターニング・
ＡｕＧｅ／Ｎｉ／Ａｕの蒸着・リフトオフを行い、ソー
ス電極２７とドレイン電極２８を形成する。オーミック
接触を得るため ４５０℃−１０分の熱処理を施した後
、ＳｉＮ膜３１を化学気相成長法（ＣＶＤ法）で成長さ
せる。そして、図３の（ｃ）に示すように、レジスト３
２のパターニング、反応性イオンエッチング（ＲＩＥ）
による窓開けを行い、ゲート電極２６の上部を露出する
。図３の（ｄ）に示すように、全面にＴｉ／Ａｕ２９の
蒸着、フォトリソグラフィーによるレジスト３３のパタ
ーニングを行う。Ｔｉ／Ａｕ２９をイオンミリングによ
りエッチングを行った後、レジスト３３の除去を行い、
図３の（ｅ）に示すように、Ｔ字型ゲート電極が完成す
る。
めのＴ字型ゲート電極を有するＧａＡｓ−ＭＥＳＦＥＴ
の作製方法を図３を参照しながら説明する。図３の（ａ
）に示すように、半絶縁性ＧａＡｓ基板２１に、レジス
トをマスクとしてＳｉ＋ を８０ＫｅＶ−４×１０１２
ｃｍ−２でイオン注入を行ったｎ型注入領域２２を形成
した後、ＷＳｉをスパッタ法で堆積してドライエッチン
グによる加工を行いゲート電極２６を形成する。次に、
図３の（ｂ）に示すように、レジストをマスクとしてＳ
ｉ＋ を １２０ＫｅＶ−５×１０１３ｃｍ−２で注入
してｎ＋ 型注入領域２３を形成する。このとき、活性
領域となるｎ型注入領域２２はゲート電極２６の直下だ
けとなる。全面にＳｉＯ２ を堆積して ８００℃−１
５分のアニールを行い、注入したＳｉ＋ の電気的活性
化を行う。アニール保護膜のＳｉＯ２ を除去した後、
フォトリソグラフィーによるレジストのパターニング・
ＡｕＧｅ／Ｎｉ／Ａｕの蒸着・リフトオフを行い、ソー
ス電極２７とドレイン電極２８を形成する。オーミック
接触を得るため ４５０℃−１０分の熱処理を施した後
、ＳｉＮ膜３１を化学気相成長法（ＣＶＤ法）で成長さ
せる。そして、図３の（ｃ）に示すように、レジスト３
２のパターニング、反応性イオンエッチング（ＲＩＥ）
による窓開けを行い、ゲート電極２６の上部を露出する
。図３の（ｄ）に示すように、全面にＴｉ／Ａｕ２９の
蒸着、フォトリソグラフィーによるレジスト３３のパタ
ーニングを行う。Ｔｉ／Ａｕ２９をイオンミリングによ
りエッチングを行った後、レジスト３３の除去を行い、
図３の（ｅ）に示すように、Ｔ字型ゲート電極が完成す
る。
【０００４】
【発明が解決しようとする課題】このような従来の製造
方法では、ゲート長がサブミクロンオーダーとなると図
３の（ｃ）で示すゲート電極の上部を窓開けするための
フォトリソグラフィーのマスク合わせが困難になるとい
う課題があった。また、窓開けのパターニングの大きさ
はゲート長以下の長さにすることが望ましく、パターン
出しが困難になるという課題もあった。
方法では、ゲート長がサブミクロンオーダーとなると図
３の（ｃ）で示すゲート電極の上部を窓開けするための
フォトリソグラフィーのマスク合わせが困難になるとい
う課題があった。また、窓開けのパターニングの大きさ
はゲート長以下の長さにすることが望ましく、パターン
出しが困難になるという課題もあった。
【０００５】本発明はゲート長が短くなっても容易なフ
ォトリソグラフィーのマスク合わせ、およびパターン出
しによりゲート抵抗が低いＴ字型ゲート電極を安定に得
ることができる半導体装置の製造方法を提供することを
目的とする。
ォトリソグラフィーのマスク合わせ、およびパターン出
しによりゲート抵抗が低いＴ字型ゲート電極を安定に得
ることができる半導体装置の製造方法を提供することを
目的とする。
【０００６】
【課題を解決するための手段】請求項１に記載の半導体
装置の製造方法は、半導体基板の上にゲート電極を形成
する工程と、ゲート電極が形成された半導体基板に第一
のレジストを塗布して表面を平坦化する工程と、酸素プ
ラズマで前記第一のレジストの表面を灰化して前記ゲー
ト電極の上部を露出させる工程と、第二のレジストでパ
ターニングを行い、前記ゲート電極に接続した金属部を
リフトオフで形成する工程とを有することを特徴とする
。
装置の製造方法は、半導体基板の上にゲート電極を形成
する工程と、ゲート電極が形成された半導体基板に第一
のレジストを塗布して表面を平坦化する工程と、酸素プ
ラズマで前記第一のレジストの表面を灰化して前記ゲー
ト電極の上部を露出させる工程と、第二のレジストでパ
ターニングを行い、前記ゲート電極に接続した金属部を
リフトオフで形成する工程とを有することを特徴とする
。
【０００７】請求項３に記載の半導体装置の製造方法は
、半導体基板の上にゲート電極を形成する工程と、ゲー
ト電極が形成された半導体基板に第一のレジストを塗布
して表面を平坦化する工程と、酸素プラズマで前記第一
のレジストの表面を灰化して前記ゲート電極の上部を露
出させる工程と、金属膜を全面に形成して加工を行い、
前記ゲート電極に接続した金属部を形成する工程とを有
することを特徴とする。
、半導体基板の上にゲート電極を形成する工程と、ゲー
ト電極が形成された半導体基板に第一のレジストを塗布
して表面を平坦化する工程と、酸素プラズマで前記第一
のレジストの表面を灰化して前記ゲート電極の上部を露
出させる工程と、金属膜を全面に形成して加工を行い、
前記ゲート電極に接続した金属部を形成する工程とを有
することを特徴とする。
【０００８】
【作用】各請求項の構成によると、ゲート電極の上部を
露出する工程は表面の平坦化、酸素プラズマによるエッ
チングにより行うため、マスク合わせは不要である。
露出する工程は表面の平坦化、酸素プラズマによるエッ
チングにより行うため、マスク合わせは不要である。
【０００９】また、請求項１の構成では、平坦化するた
めのレジストとリフトオフに用いるためのレジストが異
なれば、後者のレジストのフォトリソグラフィーを行う
ときに前者のレジストが溶解することはない。したがっ
て、短いゲート長のＦＥＴにおいてもゲート抵抗の低い
Ｔ字型ゲート電極を安定に得ることが可能である。
めのレジストとリフトオフに用いるためのレジストが異
なれば、後者のレジストのフォトリソグラフィーを行う
ときに前者のレジストが溶解することはない。したがっ
て、短いゲート長のＦＥＴにおいてもゲート抵抗の低い
Ｔ字型ゲート電極を安定に得ることが可能である。
【００１０】
【実施例】以下、本発明の半導体装置の製造方法を具体
的な実施例に基づいて説明する。図１は請求項１に記載
の半導体装置の製造方法の実施例を示す。
的な実施例に基づいて説明する。図１は請求項１に記載
の半導体装置の製造方法の実施例を示す。
【００１１】図１の（ａ）（ｂ）は図３の（ａ）（ｂ）
と同様に、ｎ型注入層２、ｎ＋ 型注入層３、ゲート電
極６、ソース電極７、ドレイン電極８を形成する。次に
、図１の（ｃ）に示すようにネガ型レジスト１１を塗布
すると表面は平坦化される。次に酸素プラズマによりネ
ガ型レジスト１１を灰化していき、図１の（ｄ）に示す
ように、ゲート電極６の上部を露出させる。次に図１の
（ｅ）に示すように、フォトリソグラフィーによるポジ
型レジスト１２のパターニングを行い、Ｔｉ／Ａｕ９を
蒸着する。リフトオフを行い、ネガ型レジスト１１は酸
素プラズマにより全部除去して、表面保護膜のＳｉＮ膜
１３を堆積して、図１の（ｆ）に示すようにＴ字型電極
が完成する。
と同様に、ｎ型注入層２、ｎ＋ 型注入層３、ゲート電
極６、ソース電極７、ドレイン電極８を形成する。次に
、図１の（ｃ）に示すようにネガ型レジスト１１を塗布
すると表面は平坦化される。次に酸素プラズマによりネ
ガ型レジスト１１を灰化していき、図１の（ｄ）に示す
ように、ゲート電極６の上部を露出させる。次に図１の
（ｅ）に示すように、フォトリソグラフィーによるポジ
型レジスト１２のパターニングを行い、Ｔｉ／Ａｕ９を
蒸着する。リフトオフを行い、ネガ型レジスト１１は酸
素プラズマにより全部除去して、表面保護膜のＳｉＮ膜
１３を堆積して、図１の（ｆ）に示すようにＴ字型電極
が完成する。
【００１２】この実施例においては金属層をリフトオフ
したが、請求項３に記載の第二の方法では図２に示すよ
うに、ゲート電極４６の上部を露出後、Ｔｉ／Ａｕ５２
の蒸着、フォトリソグラフィーによりレジスト５３のパ
ターニングを行い、Ｔｉ／Ａｕ５２のイオンミリングに
よるエッチングにより、Ｔ字型ゲート電極を作製するこ
ともできる。
したが、請求項３に記載の第二の方法では図２に示すよ
うに、ゲート電極４６の上部を露出後、Ｔｉ／Ａｕ５２
の蒸着、フォトリソグラフィーによりレジスト５３のパ
ターニングを行い、Ｔｉ／Ａｕ５２のイオンミリングに
よるエッチングにより、Ｔ字型ゲート電極を作製するこ
ともできる。
【００１３】実施例においては、ＷＳｉからなる高融点
金属を用いたが、アニール後にＡｌなどの金属でゲート
電極を形成する場合にも適用できる。各実施例において
は、イオン注入により活性領域を形成したが、エピタキ
シャル成長により活性領域を形成する場合にも適用でき
る。
金属を用いたが、アニール後にＡｌなどの金属でゲート
電極を形成する場合にも適用できる。各実施例において
は、イオン注入により活性領域を形成したが、エピタキ
シャル成長により活性領域を形成する場合にも適用でき
る。
【００１４】
【発明の効果】以上のように請求項１に記載の半導体装
置の製造方法は、半導体基板の上にゲート電極を形成す
る工程と、ゲート電極が形成された半導体基板に第一の
レジストを塗布して表面を平坦化する工程と、酸素プラ
ズマで前記第一のレジストの表面を灰化して前記ゲート
電極の上部を露出させる工程と、第二のレジストでパタ
ーニングを行い、前記ゲート電極に接続した金属部をリ
フトオフで形成する工程とを有しており、ゲート電極の
上部を露出する工程は表面の平坦化、酸素プラズマによ
るエッチングにより行うため、マスク合わせは不要であ
り、短いゲート長のＦＥＴにおいてもゲート抵抗の低い
Ｔ字型ゲート電極を安定に得ることが可能である。
置の製造方法は、半導体基板の上にゲート電極を形成す
る工程と、ゲート電極が形成された半導体基板に第一の
レジストを塗布して表面を平坦化する工程と、酸素プラ
ズマで前記第一のレジストの表面を灰化して前記ゲート
電極の上部を露出させる工程と、第二のレジストでパタ
ーニングを行い、前記ゲート電極に接続した金属部をリ
フトオフで形成する工程とを有しており、ゲート電極の
上部を露出する工程は表面の平坦化、酸素プラズマによ
るエッチングにより行うため、マスク合わせは不要であ
り、短いゲート長のＦＥＴにおいてもゲート抵抗の低い
Ｔ字型ゲート電極を安定に得ることが可能である。
【００１５】また、請求項１の構成では、平坦化するた
めのレジストとリフトオフに用いるためのレジストが異
なれば、後者のレジストのフォトリソグラフィーを行う
ときに前者のレジストが溶解することはない。したがっ
て、短いゲート長のＦＥＴにおいてもゲート抵抗の低い
Ｔ字型ゲート電極をより安定に得ることが可能である。
めのレジストとリフトオフに用いるためのレジストが異
なれば、後者のレジストのフォトリソグラフィーを行う
ときに前者のレジストが溶解することはない。したがっ
て、短いゲート長のＦＥＴにおいてもゲート抵抗の低い
Ｔ字型ゲート電極をより安定に得ることが可能である。
【００１６】請求項３に記載の半導体装置の製造方法は
、半導体基板の上にゲート電極を形成する工程と、ゲー
ト電極が形成された半導体基板に第一のレジストを塗布
して表面を平坦化する工程と、酸素プラズマで前記第一
のレジストの表面を灰化して前記ゲート電極の上部を露
出させる工程と、金属膜を全面に形成して加工を行い、
前記ゲート電極に接続した金属部を形成する工程とを有
しており、請求項１のように金属層をリフトオフせずと
も、同様にゲート抵抗の低いＴ字型ゲート電極を安定に
得ることが可能である。
、半導体基板の上にゲート電極を形成する工程と、ゲー
ト電極が形成された半導体基板に第一のレジストを塗布
して表面を平坦化する工程と、酸素プラズマで前記第一
のレジストの表面を灰化して前記ゲート電極の上部を露
出させる工程と、金属膜を全面に形成して加工を行い、
前記ゲート電極に接続した金属部を形成する工程とを有
しており、請求項１のように金属層をリフトオフせずと
も、同様にゲート抵抗の低いＴ字型ゲート電極を安定に
得ることが可能である。
【図１】請求項１に記載の半導体装置の製造方法の具体
例を示す各工程の断面図である。
例を示す各工程の断面図である。
【図２】請求項３に記載の半導体装置の製造方法の具体
例を示す各工程の断面図である。
例を示す各工程の断面図である。
【図３】従来の半導体装置の製造方法を示す各工程の断
面図である。
面図である。
１ 半絶縁性ＧａＡｓ基板
２ ｎ型注入領域
３ ｎ＋ 型注入領域
６ ゲート電極
７ ソース電極
８ ドレイン電極
９ Ｔｉ／Ａｕ
１１ ネガ型レジスト
１２ ポジ型レジスト
１３ ＳｉＮ膜
４１ 半絶縁性ＧａＡｓ基板
４２ ｎ型注入領域
４３ ｎ＋ 型注入領域
４６ ゲート電極
４７ ソース電極
４８ ドレイン電極
５１ レジスト
５２ Ｔｉ／Ａｕ
５３ ネガ型レジスト
Claims (3)
- 【請求項１】 半導体基板の上にゲート電極を形成す
る工程と、ゲート電極が形成された半導体基板に第一の
レジストを塗布して表面を平坦化する工程と、酸素プラ
ズマで前記第一のレジストの表面を灰化して前記ゲート
電極の上部を露出させる工程と、第二のレジストでパタ
ーニングを行い、前記ゲート電極に接続した金属部をリ
フトオフで形成する工程とを有する半導体装置の製造方
法。 - 【請求項２】 第一のレジストとしてネガ型レジスト
を使用し、第二のレジストとしてポジ型レジストを使用
する請求項１記載の半導体装置の製造方法。 - 【請求項３】 半導体基板の上にゲート電極を形成す
る工程と、ゲート電極が形成された半導体基板に第一の
レジストを塗布して表面を平坦化する工程と、酸素プラ
ズマで前記第一のレジストの表面を灰化して前記ゲート
電極の上部を露出させる工程と、金属膜を全面に形成し
て加工を行い、前記ゲート電極に接続した金属部を形成
する工程とを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3126312A JPH04352333A (ja) | 1991-05-30 | 1991-05-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3126312A JPH04352333A (ja) | 1991-05-30 | 1991-05-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04352333A true JPH04352333A (ja) | 1992-12-07 |
Family
ID=14932071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3126312A Pending JPH04352333A (ja) | 1991-05-30 | 1991-05-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04352333A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015032631A (ja) * | 2013-07-31 | 2015-02-16 | 住友電気工業株式会社 | 半導体装置及びその製造方法 |
-
1991
- 1991-05-30 JP JP3126312A patent/JPH04352333A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015032631A (ja) * | 2013-07-31 | 2015-02-16 | 住友電気工業株式会社 | 半導体装置及びその製造方法 |
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