JPH04355496A - 表示制御装置 - Google Patents
表示制御装置Info
- Publication number
- JPH04355496A JPH04355496A JP15595191A JP15595191A JPH04355496A JP H04355496 A JPH04355496 A JP H04355496A JP 15595191 A JP15595191 A JP 15595191A JP 15595191 A JP15595191 A JP 15595191A JP H04355496 A JPH04355496 A JP H04355496A
- Authority
- JP
- Japan
- Prior art keywords
- video ram
- control signal
- screen
- display
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、複数画面を組み合せ
て成る液晶表示装置に画像データを供給して表示出力さ
せる表示制御装置に関する。
て成る液晶表示装置に画像データを供給して表示出力さ
せる表示制御装置に関する。
【０００２】
【従来の技術】一般に液晶表示装置は縦ドット数が少な
い為、画面の大型化を図るには図５に示す如く上画面パ
ネル１と下画面パネル２とを組み合せた画面構成となっ
ている。この種のものにおいては上画面用のビデオＲＡ
Ｍと下画面用のビデオＲＡＭに画像データを描画する場
合には上画面用のビデオＲＡＭと下画面用のビデオＲＡ
Ｍとを別個独立にアクセスする。一方、各ビデオＲＡＭ
内のデータを液晶表示装置に表示出力させる場合、液晶
表示のデータ幅を上下画面共夫々８ビットとすると、図
６に示す如く、上画面用のビデオＲＡＭ３から８ビット
（８ドット）分のデータＵ１〜Ｕ８を読み出すと共に下
画面用のビデオＲＡＭ４から８ビット分のデータＬ１〜
Ｌ８を読み出し、これらを液晶表示装置のデータシフト
信号ＣＫに同期させて１６ビットパラレルデータとして
液晶表示装置に送出する。続いて上画面用のビデオＲＡ
Ｍ３から８ビット分のデータＵ９〜Ｕ１６を読み出すと
共に下画面用のビデオＲＡＭ４から８ビット分のデータ
Ｌ９〜Ｌ１６を読み出し、これらを同期させて液晶表示
装置に送出する。以下、上述の動作を繰り返す。
い為、画面の大型化を図るには図５に示す如く上画面パ
ネル１と下画面パネル２とを組み合せた画面構成となっ
ている。この種のものにおいては上画面用のビデオＲＡ
Ｍと下画面用のビデオＲＡＭに画像データを描画する場
合には上画面用のビデオＲＡＭと下画面用のビデオＲＡ
Ｍとを別個独立にアクセスする。一方、各ビデオＲＡＭ
内のデータを液晶表示装置に表示出力させる場合、液晶
表示のデータ幅を上下画面共夫々８ビットとすると、図
６に示す如く、上画面用のビデオＲＡＭ３から８ビット
（８ドット）分のデータＵ１〜Ｕ８を読み出すと共に下
画面用のビデオＲＡＭ４から８ビット分のデータＬ１〜
Ｌ８を読み出し、これらを液晶表示装置のデータシフト
信号ＣＫに同期させて１６ビットパラレルデータとして
液晶表示装置に送出する。続いて上画面用のビデオＲＡ
Ｍ３から８ビット分のデータＵ９〜Ｕ１６を読み出すと
共に下画面用のビデオＲＡＭ４から８ビット分のデータ
Ｌ９〜Ｌ１６を読み出し、これらを同期させて液晶表示
装置に送出する。以下、上述の動作を繰り返す。
【０００３】
【発明が解決しようとする課題】このように各ビデオＲ
ＡＭ３、４内の画像データを表示出力させる場合には描
画する場合と異なり、上画面用表示データと下画面用表
示データとを同期させるタイミング生成等を必要とする
と共に、ビデオＲＡＭへの制御信号、つまり上画面用表
示データＵ１〜Ｕ８、下画面用表示データＬ１〜Ｌ８、
上画面用表示データＵ９〜Ｕ１６、下画面用表示データ
Ｌ９〜Ｌ１６に対応させて夫々表示制御信号を必要とす
る為、制御信号線の本数が多くなるという欠点があった
。この発明の課題は、複数画面に１：１に対応する各ビ
デオＲＡＭから画像データを読み出して表示出力させる
際に、各ビデオＲＡＭから読み出された画像データを同
期させる必要がなく、表示制御信号の本数も削減できる
ようにすることである。
ＡＭ３、４内の画像データを表示出力させる場合には描
画する場合と異なり、上画面用表示データと下画面用表
示データとを同期させるタイミング生成等を必要とする
と共に、ビデオＲＡＭへの制御信号、つまり上画面用表
示データＵ１〜Ｕ８、下画面用表示データＬ１〜Ｌ８、
上画面用表示データＵ９〜Ｕ１６、下画面用表示データ
Ｌ９〜Ｌ１６に対応させて夫々表示制御信号を必要とす
る為、制御信号線の本数が多くなるという欠点があった
。この発明の課題は、複数画面に１：１に対応する各ビ
デオＲＡＭから画像データを読み出して表示出力させる
際に、各ビデオＲＡＭから読み出された画像データを同
期させる必要がなく、表示制御信号の本数も削減できる
ようにすることである。
【０００４】
【課題を解決するための手段】この発明の手段は次の通
りである。 （１）、液晶表示装置は複数画面、例えば上画面と下画
面とを組み合せて成る大型液晶表示装置である。 （２）、ビデオＲＡＭは複数画面に１：１に対応して設
けられ、各ビデオＲＡＭは複数のブロック領域に分割さ
れている。例えば上画面用ビデオＲＡＭと下画面用ビデ
オＲＡＭとを有し、各ビデオＲＡＭは２つのブロック領
域に分割されている。 （３）、書込手段は各ビデオＲＡＭに画像データを描画
する際、各ビデオＲＡＭに１：１に対応して供給される
描画制御信号によって各ビデオＲＡＭを別個にアクセス
する。 （４）、読出手段は各ビデオＲＡＭ内のデータを液晶表
示装置に表示出力させる際、各ビデオＲＡＭの複数ブロ
ック領域がその先頭ブロック領域同士から最終ブロック
領域同士までグループ化された各グループに１：１に対
応して供給される表示制御信号によって同一グループ内
の各ブロック領域から画像データを並列的に読み出す。
りである。 （１）、液晶表示装置は複数画面、例えば上画面と下画
面とを組み合せて成る大型液晶表示装置である。 （２）、ビデオＲＡＭは複数画面に１：１に対応して設
けられ、各ビデオＲＡＭは複数のブロック領域に分割さ
れている。例えば上画面用ビデオＲＡＭと下画面用ビデ
オＲＡＭとを有し、各ビデオＲＡＭは２つのブロック領
域に分割されている。 （３）、書込手段は各ビデオＲＡＭに画像データを描画
する際、各ビデオＲＡＭに１：１に対応して供給される
描画制御信号によって各ビデオＲＡＭを別個にアクセス
する。 （４）、読出手段は各ビデオＲＡＭ内のデータを液晶表
示装置に表示出力させる際、各ビデオＲＡＭの複数ブロ
ック領域がその先頭ブロック領域同士から最終ブロック
領域同士までグループ化された各グループに１：１に対
応して供給される表示制御信号によって同一グループ内
の各ブロック領域から画像データを並列的に読み出す。
【０００５】
【作用】この発明の手段の作用は次の通りである。いま
、液晶表示装置が上画面と下画面とを組み合せて成る場
合、この上画面、下画面に対応して上画面用ビデオＲＡ
Ｍと下画面用ビデオＲＡＭとが設けられていると共に各
ビデオＲＡＭは第１のブロック領域、第２のブロック領
域に分割されている。ここで、書込手段は各ビデオＲＡ
Ｍにデータを描画する際、上画面用ビデオＲＡＭには上
画面用の描画制御信号を供給し、下画面用ビデオＲＡＭ
には下画面用の描画制御信号を供給することにより、各
ビデオＲＡＭを別個にアクセスする。一方、各ビデオＲ
ＡＭ内のデータを液晶表示装置に表示出力させる際、読
出手段は上画面および下画面用ビデオＲＡＭの第１ブロ
ック領域に夫々対応する表示制御信号を供給し、各第１
ブロック領域から画像データを並列的に読み出す。次に
、読出手段は上画面および下画面用ビデオＲＡＭの第２
ブロック領域に夫々対応する表示制御信号を供給し、各
第２ブロック領域から画像データを並列的に読み出す。 したがって、複数画面に１：１に対応する各ビデオＲＡ
Ｍから画像データを読み出して表示出力させる際に、各
ビデオＲＡＭから読み出された画像データを同期させる
必要がなく、表示制御信号の本数も削減することができ
る。
、液晶表示装置が上画面と下画面とを組み合せて成る場
合、この上画面、下画面に対応して上画面用ビデオＲＡ
Ｍと下画面用ビデオＲＡＭとが設けられていると共に各
ビデオＲＡＭは第１のブロック領域、第２のブロック領
域に分割されている。ここで、書込手段は各ビデオＲＡ
Ｍにデータを描画する際、上画面用ビデオＲＡＭには上
画面用の描画制御信号を供給し、下画面用ビデオＲＡＭ
には下画面用の描画制御信号を供給することにより、各
ビデオＲＡＭを別個にアクセスする。一方、各ビデオＲ
ＡＭ内のデータを液晶表示装置に表示出力させる際、読
出手段は上画面および下画面用ビデオＲＡＭの第１ブロ
ック領域に夫々対応する表示制御信号を供給し、各第１
ブロック領域から画像データを並列的に読み出す。次に
、読出手段は上画面および下画面用ビデオＲＡＭの第２
ブロック領域に夫々対応する表示制御信号を供給し、各
第２ブロック領域から画像データを並列的に読み出す。 したがって、複数画面に１：１に対応する各ビデオＲＡ
Ｍから画像データを読み出して表示出力させる際に、各
ビデオＲＡＭから読み出された画像データを同期させる
必要がなく、表示制御信号の本数も削減することができ
る。
【０００６】
【実施例】以下、図１〜図４を参照して一実施例を説明
する。図１は上画面と下画面とを組み合せて成る大型液
晶表示装置において、上画面、下画面に対応して設けら
れた上画面用ビデオＲＡＭ２１と下画面用ビデオＲＡＭ
２２とを概念的に示したものである。上画面用ビデオＲ
ＡＭ２１と下画面用ビデオＲＡＭ２２は左右方向に複数
のブロック領域（本実施例にあっては２ブロック領域）
に分割されて成るもので、図中破線で囲んだ部分Ｇ１は
各ビデオＲＡＭ２１、２２の第１ブロック領域２１ａ、
２２ａをグループ化したことを示し、破線で囲んだ部分
Ｇ２は各ビデオＲＡＭ２１、２２の第２ブロック領域２
１ｂ、２２ｂをグループ化したことを示している。
する。図１は上画面と下画面とを組み合せて成る大型液
晶表示装置において、上画面、下画面に対応して設けら
れた上画面用ビデオＲＡＭ２１と下画面用ビデオＲＡＭ
２２とを概念的に示したものである。上画面用ビデオＲ
ＡＭ２１と下画面用ビデオＲＡＭ２２は左右方向に複数
のブロック領域（本実施例にあっては２ブロック領域）
に分割されて成るもので、図中破線で囲んだ部分Ｇ１は
各ビデオＲＡＭ２１、２２の第１ブロック領域２１ａ、
２２ａをグループ化したことを示し、破線で囲んだ部分
Ｇ２は各ビデオＲＡＭ２１、２２の第２ブロック領域２
１ｂ、２２ｂをグループ化したことを示している。
【０００７】図２は表示制御装置のブロック構成図で、
上画面用ビデオＲＡＭ２１の第１ブロック領域２１ａ、
第２ブロック領域２１ｂ、下画面用ビデオＲＡＭ２２の
第１ブロック領域２２ａ、第２ブロック領域２２ｂは夫
々デュアルポートＲＡＭであり、タイミング生成回路３
１には１６ビットの描画用データバスあるいは描画／表
示用アドレスバス３２を介して上画面用ビデオＲＡＭ２
１の第１ブロック領域２１ａ、第２ブロック領域２１ｂ
、下画面用ビデオＲＡＭ２２の第１ブロック領域２２ａ
、第２ブロック領域２２ｂに接続されている。
上画面用ビデオＲＡＭ２１の第１ブロック領域２１ａ、
第２ブロック領域２１ｂ、下画面用ビデオＲＡＭ２２の
第１ブロック領域２２ａ、第２ブロック領域２２ｂは夫
々デュアルポートＲＡＭであり、タイミング生成回路３
１には１６ビットの描画用データバスあるいは描画／表
示用アドレスバス３２を介して上画面用ビデオＲＡＭ２
１の第１ブロック領域２１ａ、第２ブロック領域２１ｂ
、下画面用ビデオＲＡＭ２２の第１ブロック領域２２ａ
、第２ブロック領域２２ｂに接続されている。
【０００８】タイミング生成回路３１は描画用の画像デ
ータ等を送出する他に、各種の制御信号３３、３４、３
５、３６、３７を送出する。ここで、制御信号３３は上
画面３８ａと下画面３８ｂとに分割して成る液晶表示装
置（ＬＣＤ）３８に供給されるＬＣＤ制御信号である。 制御信号３４は上画面描画用制御信号で、上画面用ビデ
オＲＡＭ２１の第１ブロック領域２１ａ、第２ブロック
領域２１ｂに与えられる。制御信号３５は下画面描画用
制御信号で、下画面用ビデオＲＡＭ２２の第１ブロック
領域２２ａ、第２ブロック領域２２ｂに与えられる。制
御信号３６は各ビデオＲＡＭ２１、２２の第１ブロック
領域２１ａ、２２ａに供給される表示用第１ブロック制
御信号である。制御信号３７は各ビデオＲＡＭ２１、２
２の第２ブロック領域２１ｂ、２２ｂに供給される表示
用第２ブロック制御信号である。
ータ等を送出する他に、各種の制御信号３３、３４、３
５、３６、３７を送出する。ここで、制御信号３３は上
画面３８ａと下画面３８ｂとに分割して成る液晶表示装
置（ＬＣＤ）３８に供給されるＬＣＤ制御信号である。 制御信号３４は上画面描画用制御信号で、上画面用ビデ
オＲＡＭ２１の第１ブロック領域２１ａ、第２ブロック
領域２１ｂに与えられる。制御信号３５は下画面描画用
制御信号で、下画面用ビデオＲＡＭ２２の第１ブロック
領域２２ａ、第２ブロック領域２２ｂに与えられる。制
御信号３６は各ビデオＲＡＭ２１、２２の第１ブロック
領域２１ａ、２２ａに供給される表示用第１ブロック制
御信号である。制御信号３７は各ビデオＲＡＭ２１、２
２の第２ブロック領域２１ｂ、２２ｂに供給される表示
用第２ブロック制御信号である。
【０００９】上画面用ビデオＲＡＭ２１の第１ブロック
領域２１ａ、第２ブロック領域２１ｂから読み出された
画像データは８ビットの上画面表示用データバス３９を
介してラッチ回路４０に送られる。また、下画面用ビデ
オＲＡＭ２２の第１ブロック領域２２ａ、第２ブロック
領域２２ｂから読み出された画像データは８ビットの下
画面表示用データバス４１を介してラッチ回路４０に送
られる。ラッチ回路４０は上画面表示データ、下画面表
示データをラッチするもので、その内容は液晶表示装置
３８に供給される。
領域２１ａ、第２ブロック領域２１ｂから読み出された
画像データは８ビットの上画面表示用データバス３９を
介してラッチ回路４０に送られる。また、下画面用ビデ
オＲＡＭ２２の第１ブロック領域２２ａ、第２ブロック
領域２２ｂから読み出された画像データは８ビットの下
画面表示用データバス４１を介してラッチ回路４０に送
られる。ラッチ回路４０は上画面表示データ、下画面表
示データをラッチするもので、その内容は液晶表示装置
３８に供給される。
【００１０】次に、本実施例の動作を説明する。先ず、
上画面用ビデオＲＡＭ２１、下画面用ビデオＲＡＭ２２
にデータを描画する際、タイミング生成回路３１は上画
面描画用制御信号３４、下画面描画用制御信号３５を出
力する。いま上画面に描画する場合、タイミング生成回
路３１は上画面描画用制御信号３４を出力し、上画面用
ビデオＲＡＭ２１の第１ブロック領域２１ａ、第２ブロ
ック領域２１ｂに与える。また下画面に描画する場合、
タイミング生成回路３１は下画面描画用制御信号３５を
出力し、下画面用ビデオＲＡＭ２２の第１ブロック領域
２２ａ、第２ブロック領域２２ｂに与える。このように
上画面用ビデオＲＡＭ２１と下画面用ビデオＲＡＭ２２
とは夫々別々にアクセスされ、上画面描画と下画面描画
とは８ビットのデータ幅で別個独立に行われる。
上画面用ビデオＲＡＭ２１、下画面用ビデオＲＡＭ２２
にデータを描画する際、タイミング生成回路３１は上画
面描画用制御信号３４、下画面描画用制御信号３５を出
力する。いま上画面に描画する場合、タイミング生成回
路３１は上画面描画用制御信号３４を出力し、上画面用
ビデオＲＡＭ２１の第１ブロック領域２１ａ、第２ブロ
ック領域２１ｂに与える。また下画面に描画する場合、
タイミング生成回路３１は下画面描画用制御信号３５を
出力し、下画面用ビデオＲＡＭ２２の第１ブロック領域
２２ａ、第２ブロック領域２２ｂに与える。このように
上画面用ビデオＲＡＭ２１と下画面用ビデオＲＡＭ２２
とは夫々別々にアクセスされ、上画面描画と下画面描画
とは８ビットのデータ幅で別個独立に行われる。
【００１１】次に、上画面用ビデオＲＡＭ２１、下画面
用ビデオＲＡＭ２２内の描画データを液晶表示装置３８
に表示出力させる場合について説明する。いま、図３に
示す様にタイミング生成回路３１からは液晶表示装置３
８のデータシフト信号に同期して表示用第１ブロック制
御信号３６、表示用第２ブロック制御信号３７が出力さ
れるが、表示用第１ブロック制御信号３６と表示用第２
ブロック制御信号３７とは、交互に立ち上ってハイレベ
ルとなる。ここで、タイミング生成回路３１からハイレ
ベルの表示用第１ブロック制御信号３６が出力されると
、上画面用ビデオＲＡＭ２１の第１ブロック領域２１ａ
からは８ビットの上画面表示データ「２Ａ」が読み出さ
れると共に、下画面用ビデオＲＡＭ２２の第１ブロック
領域２２ａからは８ビットの下画面表示データ「４Ａ」
が読み出される。この場合、上画面表示データ「２Ａ」
と下画面表示データ「４Ａ」とは並列的に読み出され、
ラッチ回路４０を介して液晶表示装置３８にタイミング
的に同時転送され、表示出力される。
用ビデオＲＡＭ２２内の描画データを液晶表示装置３８
に表示出力させる場合について説明する。いま、図３に
示す様にタイミング生成回路３１からは液晶表示装置３
８のデータシフト信号に同期して表示用第１ブロック制
御信号３６、表示用第２ブロック制御信号３７が出力さ
れるが、表示用第１ブロック制御信号３６と表示用第２
ブロック制御信号３７とは、交互に立ち上ってハイレベ
ルとなる。ここで、タイミング生成回路３１からハイレ
ベルの表示用第１ブロック制御信号３６が出力されると
、上画面用ビデオＲＡＭ２１の第１ブロック領域２１ａ
からは８ビットの上画面表示データ「２Ａ」が読み出さ
れると共に、下画面用ビデオＲＡＭ２２の第１ブロック
領域２２ａからは８ビットの下画面表示データ「４Ａ」
が読み出される。この場合、上画面表示データ「２Ａ」
と下画面表示データ「４Ａ」とは並列的に読み出され、
ラッチ回路４０を介して液晶表示装置３８にタイミング
的に同時転送され、表示出力される。
【００１２】次に、タイミング生成回路３１からハイレ
ベルの表示用第２ブロック制御信号３７が出力されると
、上画面用ビデオＲＡＭ２１の第１ブロック領域２１ａ
からは８ビットの上画面表示データ「３Ａ」が読み出さ
れると共にこの上画面表示データに並行して下画面用ビ
デオＲＡＭ２２の第１ブロック領域２２ａからは８ビッ
トの下画面表示データ「５Ａ」が読み出され、ラッチ回
路４０を介して液晶表示装置３８から表示出力される。
ベルの表示用第２ブロック制御信号３７が出力されると
、上画面用ビデオＲＡＭ２１の第１ブロック領域２１ａ
からは８ビットの上画面表示データ「３Ａ」が読み出さ
れると共にこの上画面表示データに並行して下画面用ビ
デオＲＡＭ２２の第１ブロック領域２２ａからは８ビッ
トの下画面表示データ「５Ａ」が読み出され、ラッチ回
路４０を介して液晶表示装置３８から表示出力される。
【００１３】更に、タイミング生成回路３１からハイレ
ベルの表示用第１ブロック制御信号３６が出力されると
、上述と同様に上画面表示データ「２Ｂ」、下画面表示
データ「４Ｂ」が並列的に読み出されて表示出力される
。この結果、液晶表示装置３８の上画面３８ａ、下画面
３８ｂの表示内容は図４に示す如くとなる。
ベルの表示用第１ブロック制御信号３６が出力されると
、上述と同様に上画面表示データ「２Ｂ」、下画面表示
データ「４Ｂ」が並列的に読み出されて表示出力される
。この結果、液晶表示装置３８の上画面３８ａ、下画面
３８ｂの表示内容は図４に示す如くとなる。
【００１４】このように本実施例においては、上画面用
表示データと下画面用表示データとを同期させるタイミ
ング生成等を必要とせず、第１ブロック領域２１ａ、２
２ａへの表示制御信号は同一の表示用第１ブロック制御
信号３６であり、第２ブロック領域２１ｂ、２２ｂへの
表示制御信号も同一の表示用第２ブロック制御信号３７
である。
表示データと下画面用表示データとを同期させるタイミ
ング生成等を必要とせず、第１ブロック領域２１ａ、２
２ａへの表示制御信号は同一の表示用第１ブロック制御
信号３６であり、第２ブロック領域２１ｂ、２２ｂへの
表示制御信号も同一の表示用第２ブロック制御信号３７
である。
【００１５】
【発明の効果】この発明によれば、複数画面に１：１に
対応する各ビデオＲＡＭから画像データを読み出して表
示出力させる際に、各ビデオＲＡＭから読み出された画
像データを同期させる必要がなく、表示制御信号の本数
も削減することが可能となる。
対応する各ビデオＲＡＭから画像データを読み出して表
示出力させる際に、各ビデオＲＡＭから読み出された画
像データを同期させる必要がなく、表示制御信号の本数
も削減することが可能となる。
【図１】実施例において上画面用ビデオＲＡＭ２１と下
画面用ビデオＲＡＭ２２とを概念的に示した図。
画面用ビデオＲＡＭ２２とを概念的に示した図。
【図２】実施例を示した表示制御装置のブロック構成図
。
。
【図３】上画面データ、下画面データの表示タイミング
を示した図。
を示した図。
【図４】表示内容を示した図。
【図５】従来の液晶表示装置の画面構成図。
【図６】従来の液晶表示装置の表示タイミングを示した
図。
図。
２１ 上画面用ビデオＲＡＭ
２１ａ、２２ａ 第１ブロック領域
２１ｂ、２２ｂ 第２ブロック領域
２２ 下画面用ビデオＲＡＭ
３１ タイミング生成回路
３４ 上画面描画用制御信号
３５ 下画面描画用制御信号
３６ 表示用第１ブロック制御信号
３７ 表示用第２ブロック制御信号
３８ 液晶表示装置
３８ａ 上画面
３８ｂ 下画面
Claims (1)
- 【請求項１】複数画面を組み合せて成る液晶表示装置に
画像データを供給して表示出力させる表示制御装置にお
いて、複数画面に１：１に対応して設けられていると共
に、複数のブロック領域に分割されて成るビデオＲＡＭ
と、各ビデオＲＡＭにデータを描画する際、各ビデオＲ
ＡＭに１：１に対応して供給される描画制御信号によっ
て各ビデオＲＡＭを別個にアクセスする書込手段と、各
ビデオＲＡＭ内のデータを液晶表示装置に表示出力させ
る際、各ビデオＲＡＭの複数ブロック領域がその先頭ブ
ロック領域同士から最終ブロック領域同士までグループ
化された各グループに１：１に対応して供給される表示
制御信号によって同一グループ内の各ブロック領域から
画像データを並列的に読み出す読出手段と、を具備した
ことを特徴とする表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15595191A JPH04355496A (ja) | 1991-05-31 | 1991-05-31 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15595191A JPH04355496A (ja) | 1991-05-31 | 1991-05-31 | 表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04355496A true JPH04355496A (ja) | 1992-12-09 |
Family
ID=15617099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15595191A Pending JPH04355496A (ja) | 1991-05-31 | 1991-05-31 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04355496A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100467517B1 (ko) * | 1996-12-31 | 2005-04-08 | 삼성전자주식회사 | 액정표시장치구동방법 |
| KR100502808B1 (ko) * | 1998-01-21 | 2005-10-14 | 삼성전자주식회사 | 다중화면을사용하는액정표시장치및그구동방법 |
-
1991
- 1991-05-31 JP JP15595191A patent/JPH04355496A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100467517B1 (ko) * | 1996-12-31 | 2005-04-08 | 삼성전자주식회사 | 액정표시장치구동방법 |
| KR100502808B1 (ko) * | 1998-01-21 | 2005-10-14 | 삼성전자주식회사 | 다중화면을사용하는액정표시장치및그구동방법 |
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