JPH04355829A - プログラム切替方式 - Google Patents
プログラム切替方式Info
- Publication number
- JPH04355829A JPH04355829A JP3157679A JP15767991A JPH04355829A JP H04355829 A JPH04355829 A JP H04355829A JP 3157679 A JP3157679 A JP 3157679A JP 15767991 A JP15767991 A JP 15767991A JP H04355829 A JPH04355829 A JP H04355829A
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- Japan
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- cpu
- signal
- switching control
- switching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、プログラム切替方式に
関し、特に加入者系伝送装置内におけるＣＰＵのプログ
ラムを切り替える方式に関するものである。
関し、特に加入者系伝送装置内におけるＣＰＵのプログ
ラムを切り替える方式に関するものである。
【０００２】加入者系の伝送装置においては、工場出荷
時の試験用のプログラムと通常動作時に使用するプログ
ラムとを用意する必要があり、こられ２つのプログラム
を何らかの手段により切り替えて使用する必要がある。
時の試験用のプログラムと通常動作時に使用するプログ
ラムとを用意する必要があり、こられ２つのプログラム
を何らかの手段により切り替えて使用する必要がある。
【０００３】
【従来の技術】従来のプログラム切替方式は、図５に示
すように、工場出荷時のプログラムを格納したメモリ２
０を取り付けてＣＰＵ１０との所定の処理動作を実行し
、特に異常が検出されなかったときには、このプログラ
ムメモリ２０を取り外し、その代わりに通常動作時のプ
ログラムを格納したメモリ３０を取り付け加入者端末（
図示せず）等からのデータを処理するようにしている。
すように、工場出荷時のプログラムを格納したメモリ２
０を取り付けてＣＰＵ１０との所定の処理動作を実行し
、特に異常が検出されなかったときには、このプログラ
ムメモリ２０を取り外し、その代わりに通常動作時のプ
ログラムを格納したメモリ３０を取り付け加入者端末（
図示せず）等からのデータを処理するようにしている。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うにプログラムメモリ２０と３０を交互に取り替えてＣ
ＰＵ１０の処理を実行することは面倒であると共に取替
えによる接触不良の障害も発生させるという問題点があ
った。
うにプログラムメモリ２０と３０を交互に取り替えてＣ
ＰＵ１０の処理を実行することは面倒であると共に取替
えによる接触不良の障害も発生させるという問題点があ
った。
【０００５】従って、本発明は、２つのプログラムメモ
リ間の切替を自動的に実行できるプログラム切替方式を
実現することを目的とする。
リ間の切替を自動的に実行できるプログラム切替方式を
実現することを目的とする。
【０００６】
【課題を解決するための手段及び作用】本発明方式の原
理構成図が図１に示されており、１は加入者端末、２は
加入者端末１からの信号レベルを変換する信号レベル変
換部２、３は信号レベル変換部２に接続されたＣＰＵ、
４はＣＰＵ３からのプログラム選択信号ＳＥＬ・Ａ又は
ＳＥＬ・Ｂを受ける切替制御部、５及び６は切替制御部
４によりＣＰＵ３とのデータバス及びアドレスバスの接
続が切り替えられるプログラムメモリである。
理構成図が図１に示されており、１は加入者端末、２は
加入者端末１からの信号レベルを変換する信号レベル変
換部２、３は信号レベル変換部２に接続されたＣＰＵ、
４はＣＰＵ３からのプログラム選択信号ＳＥＬ・Ａ又は
ＳＥＬ・Ｂを受ける切替制御部、５及び６は切替制御部
４によりＣＰＵ３とのデータバス及びアドレスバスの接
続が切り替えられるプログラムメモリである。
【０００７】このような構成において、まず加入者端末
１から切替命令を信号レベル変換部２を介してＣＰＵ３
に送ると、ＣＰＵ３では切替制御部４にプログラム選択
信号ＳＥＬ・Ａ又はＳＥＬ・Ｂを送る。
１から切替命令を信号レベル変換部２を介してＣＰＵ３
に送ると、ＣＰＵ３では切替制御部４にプログラム選択
信号ＳＥＬ・Ａ又はＳＥＬ・Ｂを送る。
【０００８】このプログラム選択信号を受けた切替制御
部４は、動作可能にする信号を２つのプログラムメモリ
５，６の所定の一方に与えて指定し、これにより指定さ
れたプログラムメモリのみがＣＰＵ３との間でデータバ
ス及びアドレスバスを介してデータ処理を実行すること
となる。
部４は、動作可能にする信号を２つのプログラムメモリ
５，６の所定の一方に与えて指定し、これにより指定さ
れたプログラムメモリのみがＣＰＵ３との間でデータバ
ス及びアドレスバスを介してデータ処理を実行すること
となる。
【０００９】このようにして、加入者端末から所望のプ
ログラムを自動的に実行させることができる。
ログラムを自動的に実行させることができる。
【００１０】また、本発明では、電源投入に伴うパワー
オン・リセット信号が切替制御部４に与えられると、切
替制御部４は予め定めた一方のプログラムメモリを動作
可能にすることができる。
オン・リセット信号が切替制御部４に与えられると、切
替制御部４は予め定めた一方のプログラムメモリを動作
可能にすることができる。
【００１１】
【実施例】図２は、図１に示した本発明に係るプログラ
ム切替方式に用いるＣＰＵの処理プログラムの一実施例
を示したもので、まず、図２（ａ） にはメインプログ
ラムが概略的に示されており、後述する切替制御部４か
らのリセット信号ＲＳＴにより解除され（ステップＳ１
）、この後、プログラムメモリとしてのＲＯＭ５又は６
に格納されたプログラムによる動作が実行される（ステ
ップＳ２）。これは、電源投入時又は下記のようにＲＯ
Ｍ５及び６の内の一方のプログラムから他方のプログラ
ムに切り替えるときに切替前のプログラムを初期化して
プログラムエラーを無くすためである。
ム切替方式に用いるＣＰＵの処理プログラムの一実施例
を示したもので、まず、図２（ａ） にはメインプログ
ラムが概略的に示されており、後述する切替制御部４か
らのリセット信号ＲＳＴにより解除され（ステップＳ１
）、この後、プログラムメモリとしてのＲＯＭ５又は６
に格納されたプログラムによる動作が実行される（ステ
ップＳ２）。これは、電源投入時又は下記のようにＲＯ
Ｍ５及び６の内の一方のプログラムから他方のプログラ
ムに切り替えるときに切替前のプログラムを初期化して
プログラムエラーを無くすためである。
【００１２】また、同図（ｂ） に示す割込ルーチンで
は、ＲＯＭ５又は６によるプログラム処理を実行してい
るときに、加入者端末１より信号レベル変換部２を介し
て切替命令信号を受けたときにＲＯＭ５−６間の切替を
ステップＳ２の処理ルーチンに割り込んで行うためのも
のであり、まず端末１からの命令信号を受信すると（ス
テップＳ１１）、この命令信号がＲＯＭ５−６間の切替
命令信号であるか否かを判定し（ステップＳ１２）、切
替命令信号であることが判明したときには、次に、例え
ば現在処理しているのがＲＯＭ５であるとすると、この
ＲＯＭ５とは別のＲＯＭ６を指定した切替命令信号であ
るか否かを判定し（ステップＳ１３）、別のＲＯＭを指
定していることが判明したときには、その切替命令信号
に対応してこの例ではプログラム選択信号ＳＥＬ・Ｂ（
図４参照）を出力する（ステップＳ１４）。
は、ＲＯＭ５又は６によるプログラム処理を実行してい
るときに、加入者端末１より信号レベル変換部２を介し
て切替命令信号を受けたときにＲＯＭ５−６間の切替を
ステップＳ２の処理ルーチンに割り込んで行うためのも
のであり、まず端末１からの命令信号を受信すると（ス
テップＳ１１）、この命令信号がＲＯＭ５−６間の切替
命令信号であるか否かを判定し（ステップＳ１２）、切
替命令信号であることが判明したときには、次に、例え
ば現在処理しているのがＲＯＭ５であるとすると、この
ＲＯＭ５とは別のＲＯＭ６を指定した切替命令信号であ
るか否かを判定し（ステップＳ１３）、別のＲＯＭを指
定していることが判明したときには、その切替命令信号
に対応してこの例ではプログラム選択信号ＳＥＬ・Ｂ（
図４参照）を出力する（ステップＳ１４）。
【００１３】図３は、図１に示した切替制御部４の実施
例が示されており、この実施例では、プログラム選択信
号ＳＥＬ・Ｂ及びＳＥＬ・Ａをそれぞれ一方の入力信号
とするＯＲゲート４０，４１と、ＯＲゲート４１の出力
信号と電源投入に伴うパワーオン・リセット信号とを入
力するＡＮＤゲート４２と、ＯＲゲート４０及びＡＮＤ
ゲート４２の各出力信号を入力するＮＡＮＤゲート４３
と、ＯＲゲート４０の出力信号をセット端子Ｓに入力し
ＡＮＤゲート４２の出力信号をリセット端子Ｒに入力し
てＲＯＭ５，６のイネーブル信号ＯＥを反転Ｑ端子から
出力するフリップフロップ（以下、単にＦＦという）４
４と、Ｄ端子を常にＨレベル（＋５Ｖ）に固定しＮＡＮ
Ｄゲート４３の出力信号をクロック端子ＣＫに入力して
Ｑ端子からの出力信号をＯＲゲート４０，４１に共通し
て与えるＦＦ４５と、一定周期のパルスＯＳＣを発生す
るパルス発生器４６と、ＦＦ４５からのＱ出力信号をク
リア端子ＣＬＲに入力すると共にパルスＯＳＣを受けて
１６分周出力を発生して上述したＣＰＵ３のリセット信
号ＲＳＴとする１６進カウンタ４７と、カウンタ４７の
キャリィ出力信号とインバータ４９を介したパワーオン
・リセット信号とを受けてＦＦ４５のリセット端子Ｒに
与えるＮＡＮＤゲート４８とで構成されている。
例が示されており、この実施例では、プログラム選択信
号ＳＥＬ・Ｂ及びＳＥＬ・Ａをそれぞれ一方の入力信号
とするＯＲゲート４０，４１と、ＯＲゲート４１の出力
信号と電源投入に伴うパワーオン・リセット信号とを入
力するＡＮＤゲート４２と、ＯＲゲート４０及びＡＮＤ
ゲート４２の各出力信号を入力するＮＡＮＤゲート４３
と、ＯＲゲート４０の出力信号をセット端子Ｓに入力し
ＡＮＤゲート４２の出力信号をリセット端子Ｒに入力し
てＲＯＭ５，６のイネーブル信号ＯＥを反転Ｑ端子から
出力するフリップフロップ（以下、単にＦＦという）４
４と、Ｄ端子を常にＨレベル（＋５Ｖ）に固定しＮＡＮ
Ｄゲート４３の出力信号をクロック端子ＣＫに入力して
Ｑ端子からの出力信号をＯＲゲート４０，４１に共通し
て与えるＦＦ４５と、一定周期のパルスＯＳＣを発生す
るパルス発生器４６と、ＦＦ４５からのＱ出力信号をク
リア端子ＣＬＲに入力すると共にパルスＯＳＣを受けて
１６分周出力を発生して上述したＣＰＵ３のリセット信
号ＲＳＴとする１６進カウンタ４７と、カウンタ４７の
キャリィ出力信号とインバータ４９を介したパワーオン
・リセット信号とを受けてＦＦ４５のリセット端子Ｒに
与えるＮＡＮＤゲート４８とで構成されている。
【００１４】このような切替制御部４の実施例の動作を
図４に示したタイムチャートを参照して説明する。尚、
図４に示した各信号の記号は図３に示したものにそれぞ
れ対応している。
図４に示したタイムチャートを参照して説明する。尚、
図４に示した各信号の記号は図３に示したものにそれぞ
れ対応している。
【００１５】まず、図４に示したように電源が投入され
ると、この投入時から一定期間だけＬレベルのパワーオ
ン・リセット信号が切替制御部４のＡＮＤゲート４２に
与えられるので、ＡＮＤゲート４２の出力信号もこの一
定期間だけＬレベルとなり、負論理のＦＦ４４はリセッ
ト端子ＲがＬレベルとなるためその反転Ｑ端子、即ちイ
ネーブル選択信号ＯＥがＨレベルとなって図示のように
ＲＯＭ５がイネーブル状態となる。尚、このような初期
状態ではプログラム選択信号ＳＥＬ・Ａ及びＳＥＬ・Ｂ
共にＨレベルとなっている。
ると、この投入時から一定期間だけＬレベルのパワーオ
ン・リセット信号が切替制御部４のＡＮＤゲート４２に
与えられるので、ＡＮＤゲート４２の出力信号もこの一
定期間だけＬレベルとなり、負論理のＦＦ４４はリセッ
ト端子ＲがＬレベルとなるためその反転Ｑ端子、即ちイ
ネーブル選択信号ＯＥがＨレベルとなって図示のように
ＲＯＭ５がイネーブル状態となる。尚、このような初期
状態ではプログラム選択信号ＳＥＬ・Ａ及びＳＥＬ・Ｂ
共にＨレベルとなっている。
【００１６】その後、端末１からＲＯＭ６を選択すべき
切替命令信号がＣＰＵ３に与えられると、上記の図２（
ｂ） の割込ルーチンによりプログラム選択信号ＳＥＬ
・ＢがＨレベルからＬレベルに変化する。これは、プロ
グラム選択信号ＳＥＬ・Ａの場合も同様であり、その間
のデータ状態は図示のように斜線で示すように不定であ
る。
切替命令信号がＣＰＵ３に与えられると、上記の図２（
ｂ） の割込ルーチンによりプログラム選択信号ＳＥＬ
・ＢがＨレベルからＬレベルに変化する。これは、プロ
グラム選択信号ＳＥＬ・Ａの場合も同様であり、その間
のデータ状態は図示のように斜線で示すように不定であ
る。
【００１７】これによりＦＦ４４はセットされてそのイ
ネーブル選択信号ＯＥはＬレベルとなってＲＯＭ６を選
択するように切替えられる。尚、このイネーブル選択信
号ＯＥは一方のＲＯＭへの線路だけインバータを挿入し
ておき、Ｈレベルを受けたときにイネーブルになるよう
にしてもよいし、或いは各ＲＯＭでＨ／Ｌレベルに応じ
てイネーブルにするようにしておいてもよい。
ネーブル選択信号ＯＥはＬレベルとなってＲＯＭ６を選
択するように切替えられる。尚、このイネーブル選択信
号ＯＥは一方のＲＯＭへの線路だけインバータを挿入し
ておき、Ｈレベルを受けたときにイネーブルになるよう
にしてもよいし、或いは各ＲＯＭでＨ／Ｌレベルに応じ
てイネーブルにするようにしておいてもよい。
【００１８】このときパワーオン・リセット信号は図示
のようにＨレベルに立ち上がっているとすると、ＮＡＮ
Ｄゲート４３の出力信号ａはＬレベルからＨレベルに立
ち上がるが、これによりＦＦ４５のＱ出力ｂが立ち上が
るため、ＮＡＮＤゲート４３の出力信号ａは再び立ち下
がる。
のようにＨレベルに立ち上がっているとすると、ＮＡＮ
Ｄゲート４３の出力信号ａはＬレベルからＨレベルに立
ち上がるが、これによりＦＦ４５のＱ出力ｂが立ち上が
るため、ＮＡＮＤゲート４３の出力信号ａは再び立ち下
がる。
【００１９】また、ＦＦ４５のＱ出力ｂがカウンタ４７
のクリア信号になることによりカウンタ４７はクリアさ
れた時点からカウントを開始し、パルスＯＳＣを７個カ
ウトした時点でリセットパルスＲＳＴを立ち上げると共
に１５個カウントした時点（１６分周時点）で立ち下げ
ることによりＣＰＵ３をリセットして初期化する。また
、このカウンタ４７は図示のようにカウント開始からパ
ルスＯＳＣを１５個カウントした段階でキャリィ出力が
Ｈレベルとなり、ＮＡＮＤゲート４８の出力ｃがＬレベ
ルに下がってＦＦ４５をリセットしてそのＱ出力ｂをＬ
レベルに変化させ、またカウンタＦＦ４７をクリアする
のでＮＡＮＤゲート４８の出力ｃはＨレベルに戻ること
となる。このようにして、切替命令信号に基づいてＲＯ
Ｍ５，６の切替とＣＰＵ３のリセットを行うこととなる
。
のクリア信号になることによりカウンタ４７はクリアさ
れた時点からカウントを開始し、パルスＯＳＣを７個カ
ウトした時点でリセットパルスＲＳＴを立ち上げると共
に１５個カウントした時点（１６分周時点）で立ち下げ
ることによりＣＰＵ３をリセットして初期化する。また
、このカウンタ４７は図示のようにカウント開始からパ
ルスＯＳＣを１５個カウントした段階でキャリィ出力が
Ｈレベルとなり、ＮＡＮＤゲート４８の出力ｃがＬレベ
ルに下がってＦＦ４５をリセットしてそのＱ出力ｂをＬ
レベルに変化させ、またカウンタＦＦ４７をクリアする
のでＮＡＮＤゲート４８の出力ｃはＨレベルに戻ること
となる。このようにして、切替命令信号に基づいてＲＯ
Ｍ５，６の切替とＣＰＵ３のリセットを行うこととなる
。
【００２０】
【発明の効果】以上のように本発明に係るプログラム切
替方式によれば、加入者端末より信号レベル変換部を介
してＣＰＵに切替命令信号を送ると、該ＣＰＵが切替制
御部にプログラム選択信号を送り、該プログラム選択信
号により該切替制御部が２つのプログラムメモリの一方
を該ＣＰＵとの間で動作可能にするように構成したので
、工場試験時のモードと通常動作時のモードとを、又は
出荷時の保守モードと通常動作時のモードとを別々のメ
モリにして自動的に加入者端末側から切替えることがで
き、プログラム開発の短期化及び各ソフトウェアの信頼
性を向上させることができる。
替方式によれば、加入者端末より信号レベル変換部を介
してＣＰＵに切替命令信号を送ると、該ＣＰＵが切替制
御部にプログラム選択信号を送り、該プログラム選択信
号により該切替制御部が２つのプログラムメモリの一方
を該ＣＰＵとの間で動作可能にするように構成したので
、工場試験時のモードと通常動作時のモードとを、又は
出荷時の保守モードと通常動作時のモードとを別々のメ
モリにして自動的に加入者端末側から切替えることがで
き、プログラム開発の短期化及び各ソフトウェアの信頼
性を向上させることができる。
【図１】本発明に係るプログラム切替方式の原理構成を
示したブロック図である。
示したブロック図である。
【図２】本発明に係るプログラム切替方式に用いるＣＰ
Ｕの処理フローチャート図である。
Ｕの処理フローチャート図である。
【図３】本発明に係るプログラム切替方式に用いられる
切替制御部の一実施例を示した回路図である。
切替制御部の一実施例を示した回路図である。
【図４】本発明に用いる切替制御部の動作を説明するた
めのタイムチャート図である。
めのタイムチャート図である。
【図５】従来例を示したブロック図である。
１ 加入者端末
２ 信号レベル変換部
３ ＣＰＵ
４ 切替制御部
５，６ プログラムメモリ
図中、同一符号は同一又は相当部分を示す。
Claims (2)
- 【請求項１】 加入者端末（１） より信号レベル変
換部（２） を介してＣＰＵ（３） に切替命令信号を
送ると、該ＣＰＵ（３） が切替制御部（４） にプロ
グラム選択信号を送り、該プログラム選択信号により該
切替制御部（４） が２つのプログラムメモリ（５，６
） の一方を該ＣＰＵ（３） との間で動作可能にする
ことを特徴としたプログラム切替方式。 - 【請求項２】 該切替制御部（４） が、パワーオン
・リセット信号により予め定めた一方のプログラムメモ
リを該ＣＰＵ（３） との間で動作可能にすることを特
徴とした請求項１記載のプログラム切替方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3157679A JPH04355829A (ja) | 1991-05-31 | 1991-05-31 | プログラム切替方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3157679A JPH04355829A (ja) | 1991-05-31 | 1991-05-31 | プログラム切替方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04355829A true JPH04355829A (ja) | 1992-12-09 |
Family
ID=15655019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3157679A Pending JPH04355829A (ja) | 1991-05-31 | 1991-05-31 | プログラム切替方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04355829A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6041052A (en) * | 1996-02-02 | 2000-03-21 | Fujitsu Limited | Call control system for a subscriber transmission device |
| JP2009093584A (ja) * | 2007-10-12 | 2009-04-30 | Buffalo Inc | 接続装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01112334A (ja) * | 1987-10-26 | 1989-05-01 | Matsushita Electric Works Ltd | コントローラ |
| JPH02242333A (ja) * | 1989-03-15 | 1990-09-26 | Nec Corp | 制御記憶切替システム |
-
1991
- 1991-05-31 JP JP3157679A patent/JPH04355829A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01112334A (ja) * | 1987-10-26 | 1989-05-01 | Matsushita Electric Works Ltd | コントローラ |
| JPH02242333A (ja) * | 1989-03-15 | 1990-09-26 | Nec Corp | 制御記憶切替システム |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6041052A (en) * | 1996-02-02 | 2000-03-21 | Fujitsu Limited | Call control system for a subscriber transmission device |
| JP2009093584A (ja) * | 2007-10-12 | 2009-04-30 | Buffalo Inc | 接続装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970128 |