JPH04357529A - ファジィル−ル開発支援装置 - Google Patents
ファジィル−ル開発支援装置Info
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- JPH04357529A JPH04357529A JP3013610A JP1361091A JPH04357529A JP H04357529 A JPH04357529 A JP H04357529A JP 3013610 A JP3013610 A JP 3013610A JP 1361091 A JP1361091 A JP 1361091A JP H04357529 A JPH04357529 A JP H04357529A
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- JP
- Japan
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- binary data
- inference
- circuit
- fuzzy
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- Prior art date
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- 230000006870 function Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 8
- 239000000872 buffer Substances 0.000 description 4
- 238000004088 simulation Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000012508 change request Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
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- Devices For Executing Special Programs (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はファジィ推論を行なうデ
ジタルファジィ推論回路のための推論ルール及びメンバ
シップ関数を、ある制御対象に対して決定する際に、そ
の決定に至るまでの作業（開発）を円滑にするためのル
ール及びメンバシップ関数の開発支援装置に関する。
ジタルファジィ推論回路のための推論ルール及びメンバ
シップ関数を、ある制御対象に対して決定する際に、そ
の決定に至るまでの作業（開発）を円滑にするためのル
ール及びメンバシップ関数の開発支援装置に関する。
【０００２】
【従来の技術】従来、エミュレ−ション装置としてのフ
ァジィル−ル開発支援装置においては、特開平０２−１
８３３３６号に開示されるように、ホストコンピュータ
と制御対象とに接続されて各種エミュレーション動作を
行なうという方法がとられていた。
ァジィル−ル開発支援装置においては、特開平０２−１
８３３３６号に開示されるように、ホストコンピュータ
と制御対象とに接続されて各種エミュレーション動作を
行なうという方法がとられていた。
【０００３】
【発明が解決しようとする課題】しかし前記のような方
法の場合、エミュレーション動作を行なうには必ずホス
トコンピュータが必要であり、ファジィルール開発支援
装置の制御対象への単独組込みや、ファジィル−ル開発
支援装置のみでの開発作業が行なえないという欠点があ
った。
法の場合、エミュレーション動作を行なうには必ずホス
トコンピュータが必要であり、ファジィルール開発支援
装置の制御対象への単独組込みや、ファジィル−ル開発
支援装置のみでの開発作業が行なえないという欠点があ
った。
【０００４】本発明のファジィルール開発支援装置はこ
のような課題に着目してなされたもので、その目的とす
るところは、ホストコンピュータなしで、制御対象と接
続可能で、かつ簡単にルールやメンバシップ関数の開発
作業が行なえる装置を提供することにある。
のような課題に着目してなされたもので、その目的とす
るところは、ホストコンピュータなしで、制御対象と接
続可能で、かつ簡単にルールやメンバシップ関数の開発
作業が行なえる装置を提供することにある。
【０００５】
【課題を解決するための手段】上記の課題を解決するた
めに本発明のファジィルール開発支援装置は、推論ルー
ル及びメンバシップ関数をパラメ−タとして揮発性メモ
リに記憶可能であり、バイナリデ−タを入力し、この入
力と上記パラメ−タに基づいて推論し、その推論結果を
バイナリデ−タで出力するファジィ推論手段と、所定値
を記憶する記憶手段と、上記所定値を上記記憶手段に設
定する設定手段と、上記出力もしくは入力値と上記所定
値を比較し、一致したときに一致信号を出力する比較手
段と、上記バイナリデ−タ入力もしくは上記バイナリデ
−タ出力をアナログ電圧に変換し、外部に出力する変換
手段とを具備する。
めに本発明のファジィルール開発支援装置は、推論ルー
ル及びメンバシップ関数をパラメ−タとして揮発性メモ
リに記憶可能であり、バイナリデ−タを入力し、この入
力と上記パラメ−タに基づいて推論し、その推論結果を
バイナリデ−タで出力するファジィ推論手段と、所定値
を記憶する記憶手段と、上記所定値を上記記憶手段に設
定する設定手段と、上記出力もしくは入力値と上記所定
値を比較し、一致したときに一致信号を出力する比較手
段と、上記バイナリデ−タ入力もしくは上記バイナリデ
−タ出力をアナログ電圧に変換し、外部に出力する変換
手段とを具備する。
【０００６】
【作用】すなわち、本発明においては、揮発性メモリに
記憶されたパラメ−タとバイナリデ−タ入力に基づいて
推論を行ってその推論結果をバイナリデ−タで出力し、
このバイナリデ−タ出力もしくはバイナリデ−タ入力値
を記憶手段に記憶された所定値と比較し、一致したとき
に一致信号を出力するとともに、上記バイナリデ−タ入
力もしくは上記バイナリデ−タ出力をアナログ電圧に変
換するものである。
記憶されたパラメ−タとバイナリデ−タ入力に基づいて
推論を行ってその推論結果をバイナリデ−タで出力し、
このバイナリデ−タ出力もしくはバイナリデ−タ入力値
を記憶手段に記憶された所定値と比較し、一致したとき
に一致信号を出力するとともに、上記バイナリデ−タ入
力もしくは上記バイナリデ−タ出力をアナログ電圧に変
換するものである。
【０００７】
【実施例】以下、図面を参照して本発明について説明す
る。
る。
【０００８】図１は、本発明のファジィルール開発支援
装置２の全体構成を示すブロック図であり、図２はこの
ファジィルール開発支援装置をホストコンピュ−タ１と
制御対象３に接続した状態を示すブロック図である。図
２において、ホストコンピュータ１はファジィルール開
発支援装置２の制御を行うものであり、ファジィルール
開発支援装置２はホストコンピュータ１からの指示によ
り、ファジィルール開発支援装置内のデジタルファジィ
推論回路２０４を利用してファジィ推論実動作を制御対
象３に対して行うことができる。
装置２の全体構成を示すブロック図であり、図２はこの
ファジィルール開発支援装置をホストコンピュ−タ１と
制御対象３に接続した状態を示すブロック図である。図
２において、ホストコンピュータ１はファジィルール開
発支援装置２の制御を行うものであり、ファジィルール
開発支援装置２はホストコンピュータ１からの指示によ
り、ファジィルール開発支援装置内のデジタルファジィ
推論回路２０４を利用してファジィ推論実動作を制御対
象３に対して行うことができる。
【０００９】ファジィルール開発支援装置２は、ホスト
コンピュータ１との制御信号及びデータの授受を行うＩ
／Ｆ（インターフェース）回路２０１と、ホストコンピ
ュータ１で作成されたメンバシップ関数（以下ＭＦと呼
ぶ）及びルールのオブジェクトコードを記憶する不揮発
性メモリ（以下Ｅ２ ＰＲＯＭと呼ぶ）２０３と、ＭＦ
及びルールのオブジェクトコードの転送をファジィルー
ル開発支援装置内部で司るマイクロコンピュータ２０２
と、ファジィ推論を行うデジタルファジィ推論回路２０
４と、バッファ２１１，２１０を介して制御対象３と授
受される制御入力及び制御量をバイナリデータからアナ
ログ電圧値に変換して出力するＤ／Ａ変換器２０５と、
制御入力及び制御量のそれぞれの所定値を記憶するラッ
チ２０７，２０６と、ラッチに記憶されているデータと
制御入力及び制御量を比較する比較器２０９，２０８と
から成る。２１２はファジィルール開発支援装置２の動
作モード（後述）を決定する制御信号である。次に図３
〜図７を用いてファジィルール開発支援装置の動作の説
明を行う。
コンピュータ１との制御信号及びデータの授受を行うＩ
／Ｆ（インターフェース）回路２０１と、ホストコンピ
ュータ１で作成されたメンバシップ関数（以下ＭＦと呼
ぶ）及びルールのオブジェクトコードを記憶する不揮発
性メモリ（以下Ｅ２ ＰＲＯＭと呼ぶ）２０３と、ＭＦ
及びルールのオブジェクトコードの転送をファジィルー
ル開発支援装置内部で司るマイクロコンピュータ２０２
と、ファジィ推論を行うデジタルファジィ推論回路２０
４と、バッファ２１１，２１０を介して制御対象３と授
受される制御入力及び制御量をバイナリデータからアナ
ログ電圧値に変換して出力するＤ／Ａ変換器２０５と、
制御入力及び制御量のそれぞれの所定値を記憶するラッ
チ２０７，２０６と、ラッチに記憶されているデータと
制御入力及び制御量を比較する比較器２０９，２０８と
から成る。２１２はファジィルール開発支援装置２の動
作モード（後述）を決定する制御信号である。次に図３
〜図７を用いてファジィルール開発支援装置の動作の説
明を行う。
【００１０】ホストコンピュータ１はファジィルール開
発支援装置２の動作の制御を制御信号２１２により行い
、その動作モードは５つに分類される。先ず、第１の動
作モードはホストコンピュータ１で作成されたＭＦ及び
ルールのオブジェクトコードをファジィルール開発支援
装置に転送するモードである（図３参照）。オブジェク
トコードはホストコンピュータ１からＩ／Ｆ回路２０１
を介してマイクロコンピュータ２０２内のメモリに取り
込まれる。マイクロコンピュータ２０２はオブジェクト
コードに付随して転送されてくる転送先アドレスを参照
して転送先をＥ２ ＰＲＯＭ２０３、デジタルファジィ
推論回路２０４のいずれかから選択してマイクロコンピ
ュータ内のメモリに記憶されているオブジェクトコード
を転送する。
発支援装置２の動作の制御を制御信号２１２により行い
、その動作モードは５つに分類される。先ず、第１の動
作モードはホストコンピュータ１で作成されたＭＦ及び
ルールのオブジェクトコードをファジィルール開発支援
装置に転送するモードである（図３参照）。オブジェク
トコードはホストコンピュータ１からＩ／Ｆ回路２０１
を介してマイクロコンピュータ２０２内のメモリに取り
込まれる。マイクロコンピュータ２０２はオブジェクト
コードに付随して転送されてくる転送先アドレスを参照
して転送先をＥ２ ＰＲＯＭ２０３、デジタルファジィ
推論回路２０４のいずれかから選択してマイクロコンピ
ュータ内のメモリに記憶されているオブジェクトコード
を転送する。
【００１１】デジタルファジィ推論回路２０４は内部に
メモリを持ちマイクロコンピュータ２０２から転送され
たオブジェクトコードをメモリ内に取り込み、このメモ
リ内のオブジェクトコードを基にファジィ推論を行う。
メモリを持ちマイクロコンピュータ２０２から転送され
たオブジェクトコードをメモリ内に取り込み、このメモ
リ内のオブジェクトコードを基にファジィ推論を行う。
【００１２】第２の動作モードはファジィルール開発支
援装置２内のデジタルファジィ推論回路２０４を用いて
ホストコンピュータ１上でファジィ推論シミュレーショ
ンを行なうモードである（図４参照）。
援装置２内のデジタルファジィ推論回路２０４を用いて
ホストコンピュータ１上でファジィ推論シミュレーショ
ンを行なうモードである（図４参照）。
【００１３】ホストコンピュータ１上で作成された制御
入力のシミュレーションデータはＩ／Ｆ回路２０１を介
してデジタルファジィ推論回路２０４へ入力され、デジ
タルファジィ推論回路２０４はその入力に対するファジ
ィ推論結果を出力する。ホストコンピュータ１はＩ／Ｆ
回路２０１を介して推論結果を取り込みシミュレーショ
ン結果を実際のファジィ推論結果として得ることができ
る。第３の動作モードはデジタルファジィ推論回路２０
４と制御対象３が制御信号２１２によりバッファ２１０
，２１１を介して接続され、ファジィ推論の実動作が制
御対象３に対して行われるモードである（図５参照）。
入力のシミュレーションデータはＩ／Ｆ回路２０１を介
してデジタルファジィ推論回路２０４へ入力され、デジ
タルファジィ推論回路２０４はその入力に対するファジ
ィ推論結果を出力する。ホストコンピュータ１はＩ／Ｆ
回路２０１を介して推論結果を取り込みシミュレーショ
ン結果を実際のファジィ推論結果として得ることができ
る。第３の動作モードはデジタルファジィ推論回路２０
４と制御対象３が制御信号２１２によりバッファ２１０
，２１１を介して接続され、ファジィ推論の実動作が制
御対象３に対して行われるモードである（図５参照）。
【００１４】このとき制御入力及び制御量のデータバス
は比較器２０８，２０９とＤ／Ａ変換器（２チャンネル
）２０５に接続されておりＤ／Ａ変換器２０５はバイナ
リデータである制御入力と制御量をアナログ電圧値に変
換したモニタ用信号として出力する。また比較器２０８
，２０９は予めラッチ２０６，２０７に設定した所定値
と制御入力、制御量とを比較し制御入力と制御量がラッ
チ２０６，２０７に設定した所定値と一致した時一致信
号を発生する。ラッチ２０６，２０７に所定値を設定す
ることについては後述する。
は比較器２０８，２０９とＤ／Ａ変換器（２チャンネル
）２０５に接続されておりＤ／Ａ変換器２０５はバイナ
リデータである制御入力と制御量をアナログ電圧値に変
換したモニタ用信号として出力する。また比較器２０８
，２０９は予めラッチ２０６，２０７に設定した所定値
と制御入力、制御量とを比較し制御入力と制御量がラッ
チ２０６，２０７に設定した所定値と一致した時一致信
号を発生する。ラッチ２０６，２０７に所定値を設定す
ることについては後述する。
【００１５】第４の動作モードは前述したラッチ２０６
，２０７に制御入力及び制御量用に所定値を設定するモ
ードである（図６）。この値はホストコンピュータ１か
らＩ／Ｆ回路を介してラッチ２０６，２０７にそれぞれ
独立して設定することが可能である。
，２０７に制御入力及び制御量用に所定値を設定するモ
ードである（図６）。この値はホストコンピュータ１か
らＩ／Ｆ回路を介してラッチ２０６，２０７にそれぞれ
独立して設定することが可能である。
【００１６】第５の動作モードはホストコンピュータ１
をファジィルール開発支援装置から切り離した場合の動
作モードである（図７参照）。このときのマイクロコン
ピュータ２０２の動作を図８のフローチャートを使用し
て説明する。ホストコンピュータ１を接続しないでファ
ジィルール開発支援装置２に電源を投入すると、Ｉ／Ｆ
回路２０１はホストコンピュータ１が接続されていない
ことを検知して第５の動作モードを指示する信号を制御
信号ライン２１２に発生する。マイクロコンピュータ２
０２は電源投入後、Ｉ／Ｆ回路２０１から指示される動
作モードを読みとり、それが第５の動作モードならばＥ
２ ＰＲＯＭ２０３に記憶されているオブジェクトコー
ドを自身のメモリ内に取り込む（図８のステップＳ１〜
３）。
をファジィルール開発支援装置から切り離した場合の動
作モードである（図７参照）。このときのマイクロコン
ピュータ２０２の動作を図８のフローチャートを使用し
て説明する。ホストコンピュータ１を接続しないでファ
ジィルール開発支援装置２に電源を投入すると、Ｉ／Ｆ
回路２０１はホストコンピュータ１が接続されていない
ことを検知して第５の動作モードを指示する信号を制御
信号ライン２１２に発生する。マイクロコンピュータ２
０２は電源投入後、Ｉ／Ｆ回路２０１から指示される動
作モードを読みとり、それが第５の動作モードならばＥ
２ ＰＲＯＭ２０３に記憶されているオブジェクトコー
ドを自身のメモリ内に取り込む（図８のステップＳ１〜
３）。
【００１７】その後、マイクロコンピュータ２０２はオ
ブジェクトコードをデジタルファジィ推論回路２０４内
のメモリへ転送する（図８のステップＳ４）。転送終了
後にはデジタルファジィ推論回路２０４はマイクロコン
ピュータ２０２からの制御信号により推論実動作状態に
なり（図８のステップＳ５）、バッファ２１０，２１１
を介して制御対象３と接続され制御対象３に対してファ
ジィ推論を行う。このとき第３の動作モードと同様Ｄ／
Ａ変換器２０５により制御入力及び制御量のアナログ電
圧波形をモニタできる。又、この第５の動作モードのと
き、Ｉ／Ｆ回路２０１はラッチデータ設定手段２１３及
びパラメータ設定手段２１４の入力を受けつける。ラッ
チ２０６及び２０７のデータはＩ／Ｆ回路２０１を介し
てラッチデータ設定手段２１３によりそのデータが随時
変更可能である。又、パラメータ設定手段２１４からＩ
／Ｆ回路２０１を介してパラメータ変更要求をマイクロ
コンピュータ２０２へ発信するとマイクロコンピュータ
２０２はそれを受けて、デジタルファジィ推論回路２０
４の実動作状態を解除する（図８のステップＳ７）。
ブジェクトコードをデジタルファジィ推論回路２０４内
のメモリへ転送する（図８のステップＳ４）。転送終了
後にはデジタルファジィ推論回路２０４はマイクロコン
ピュータ２０２からの制御信号により推論実動作状態に
なり（図８のステップＳ５）、バッファ２１０，２１１
を介して制御対象３と接続され制御対象３に対してファ
ジィ推論を行う。このとき第３の動作モードと同様Ｄ／
Ａ変換器２０５により制御入力及び制御量のアナログ電
圧波形をモニタできる。又、この第５の動作モードのと
き、Ｉ／Ｆ回路２０１はラッチデータ設定手段２１３及
びパラメータ設定手段２１４の入力を受けつける。ラッ
チ２０６及び２０７のデータはＩ／Ｆ回路２０１を介し
てラッチデータ設定手段２１３によりそのデータが随時
変更可能である。又、パラメータ設定手段２１４からＩ
／Ｆ回路２０１を介してパラメータ変更要求をマイクロ
コンピュータ２０２へ発信するとマイクロコンピュータ
２０２はそれを受けて、デジタルファジィ推論回路２０
４の実動作状態を解除する（図８のステップＳ７）。
【００１８】さらにマイクロコンピュータ２０２はパラ
メータ設定手段２１４に設定されているパラメータのオ
ブジェクトコードを読み出し（図８のステップＳ８）、
つづいてデジタルファジィ推論回路２０４へそのオブジ
ェクトコードを転送し、転送後マイクロコンピュータ２
０２は再びデジタルファジィ推論回路２０４を実動作状
態に設定する（図８のステップＳ４，５）。なお、第５
の動作モード以外のモードではＩ／Ｆ回路２０１はラッ
チデータ設定手段２１３や、パラメータ設定手段２１４
の信号は受けつけない。
メータ設定手段２１４に設定されているパラメータのオ
ブジェクトコードを読み出し（図８のステップＳ８）、
つづいてデジタルファジィ推論回路２０４へそのオブジ
ェクトコードを転送し、転送後マイクロコンピュータ２
０２は再びデジタルファジィ推論回路２０４を実動作状
態に設定する（図８のステップＳ４，５）。なお、第５
の動作モード以外のモードではＩ／Ｆ回路２０１はラッ
チデータ設定手段２１３や、パラメータ設定手段２１４
の信号は受けつけない。
【００１９】すなわち、本発明においては、Ｉ／Ｆ回路
２０１にホストコンピュータ１が接続されていない時に
はマイクロコンピュータ２０２はＥ２ＰＲＯＭに記憶さ
れているパラメータをデジタルファジィ推論回路２０４
に転送し、バッファ２１０を介してデジタルファジィ推
論回路２０４は制御対象に接続されファジィ推論制御を
行なう、又、ホストコンピュータ１が接続されていない
ときＩ／Ｆ回路２０１はラッチデータ設定手段２１３の
データをラッチのデータとして有効とする一方、パラメ
ータ設定手段２１４もデジタルファジィ推論回路２０４
に対して有効となるため、ホストコンピュータ１なしで
も開発支援装置２単体で制御対象と接続し、ファジィ推
論制御のモニタ及びルールのチューニングが行なえる。
２０１にホストコンピュータ１が接続されていない時に
はマイクロコンピュータ２０２はＥ２ＰＲＯＭに記憶さ
れているパラメータをデジタルファジィ推論回路２０４
に転送し、バッファ２１０を介してデジタルファジィ推
論回路２０４は制御対象に接続されファジィ推論制御を
行なう、又、ホストコンピュータ１が接続されていない
ときＩ／Ｆ回路２０１はラッチデータ設定手段２１３の
データをラッチのデータとして有効とする一方、パラメ
ータ設定手段２１４もデジタルファジィ推論回路２０４
に対して有効となるため、ホストコンピュータ１なしで
も開発支援装置２単体で制御対象と接続し、ファジィ推
論制御のモニタ及びルールのチューニングが行なえる。
【００２０】
【発明の効果】以上説明したように本発明によれば、ホ
ストコンピュータがなくとも開発支援装置単体で制御対
象に接続してファジィ制御が可能であり、かつファジィ
ルール、メンバシップ関数等のチューニングや、動作状
況のモニタが行える。
ストコンピュータがなくとも開発支援装置単体で制御対
象に接続してファジィ制御が可能であり、かつファジィ
ルール、メンバシップ関数等のチューニングや、動作状
況のモニタが行える。
【図１】本発明のファジィルール開発支援装置の全体構
成を示すブロック図。
成を示すブロック図。
【図２】本発明のファジィルール開発支援装置をホスト
コンピュ−タと制御対象に接続した状態を示すブロック
図。
コンピュ−タと制御対象に接続した状態を示すブロック
図。
【図３】本発明の第１の動作モ−ドを実行するための回
路構成を示すブロック図。
路構成を示すブロック図。
【図４】本発明の第２の動作モ−ドを実行するための回
路構成を示すブロック図。
路構成を示すブロック図。
【図５】本発明の第３の動作モ−ドを実行するための回
路構成を示すブロック図。
路構成を示すブロック図。
【図６】本発明の第４の動作モ−ドを実行するための回
路構成を示すブロック図。
路構成を示すブロック図。
【図７】本発明の第５の動作モ−ドを実行するための回
路構成を示すブロック図。
路構成を示すブロック図。
【図８】本発明の第５の動作モ−ドを説明するためのフ
ロ−チャ−ト。
ロ−チャ−ト。
１…ホストコンピュ−タ、２…ファジィルール開発支援
装置、３…制御対象、２０１…Ｉ／Ｆ回路、２０２…マ
イクロコンピュ−タ、２０３…Ｅ２ ＰＲＯＭ、２０４
…デジタルファジィ推論回路、２１３…ラッチデ−タ設
定手段、２１４…パラメ−タ設定手段。
装置、３…制御対象、２０１…Ｉ／Ｆ回路、２０２…マ
イクロコンピュ−タ、２０３…Ｅ２ ＰＲＯＭ、２０４
…デジタルファジィ推論回路、２１３…ラッチデ−タ設
定手段、２１４…パラメ−タ設定手段。
Claims (1)
- 【請求項１】 推論ルール及びメンバシップ関数をパ
ラメ−タとして揮発性メモリに記憶可能であり、バイナ
リデ−タを入力し、この入力と上記パラメ−タに基づい
て推論し、その推論結果をバイナリデ−タで出力するフ
ァジィ推論手段と、所定値を記憶する記憶手段と、上記
所定値を上記記憶手段に設定する設定手段と、上記出力
もしくは入力値と上記所定値を比較し、一致したときに
一致信号を出力する比較手段と、上記バイナリデ−タ入
力もしくは上記バイナリデ−タ出力をアナログ電圧に変
換し、外部に出力する変換手段と、を具備したことを特
徴とするファジィル−ル開発支援装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013610A JPH04357529A (ja) | 1991-02-04 | 1991-02-04 | ファジィル−ル開発支援装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013610A JPH04357529A (ja) | 1991-02-04 | 1991-02-04 | ファジィル−ル開発支援装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04357529A true JPH04357529A (ja) | 1992-12-10 |
Family
ID=11837999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3013610A Withdrawn JPH04357529A (ja) | 1991-02-04 | 1991-02-04 | ファジィル−ル開発支援装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04357529A (ja) |
-
1991
- 1991-02-04 JP JP3013610A patent/JPH04357529A/ja not_active Withdrawn
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