JPH01265307A - シーケンサ用ａ／ｄ変換ユニット - Google Patents
シーケンサ用ａ／ｄ変換ユニットInfo
- Publication number
- JPH01265307A JPH01265307A JP9403788A JP9403788A JPH01265307A JP H01265307 A JPH01265307 A JP H01265307A JP 9403788 A JP9403788 A JP 9403788A JP 9403788 A JP9403788 A JP 9403788A JP H01265307 A JPH01265307 A JP H01265307A
- Authority
- JP
- Japan
- Prior art keywords
- conversion
- mode
- channel
- output digital
- digital value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Programmable Controllers (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はシーケンサ用Ａ／Ｄ変換二二？）に関するもの
である。
である。
［従来の技術］
第６図は本発明の基本となるオフセット、ゲイン調整法
を用いたＡ／Ｄ変換ユニットの基本例の回路を示す。
を用いたＡ／Ｄ変換ユニットの基本例の回路を示す。
この回路ではチャンネルセレクトスイッチ１の各ビット
のスイッチ部ＩＩ〜１．が夫々のアナログ入力チャンネ
ルＣＨＩ〜ＣＨ８に対応するセレクト信号としてラッチ
回路２に取り込まれるようになっている。
のスイッチ部ＩＩ〜１．が夫々のアナログ入力チャンネ
ルＣＨＩ〜ＣＨ８に対応するセレクト信号としてラッチ
回路２に取り込まれるようになっている。
そしてオフセットと、ゲインとの切換設定用のスイッチ
ＳＷ２と、ＴＥＳＴモードと、ＲＵＮモードと、ＳＥＴ
モードとを選択するスイッチＳＷ、を使用している。こ
のスイッチＳＷ、と上記スイッチＳＷ２のスイッチ信号
はラッチ回路５に取り込まれる。
ＳＷ２と、ＴＥＳＴモードと、ＲＵＮモードと、ＳＥＴ
モードとを選択するスイッチＳＷ、を使用している。こ
のスイッチＳＷ、と上記スイッチＳＷ２のスイッチ信号
はラッチ回路５に取り込まれる。
第７図回路の動作を示す７０−チャートであって、この
フローチャートではスイッチＳＷ１がＴＥＳＴモード（
ａｌｌ（ＳＥＴ信号のオン時）であればチャンネルセレ
クトスイッチ１の各スイッチ部ＩＩ・・・の内−つのチ
ャンネルだけに設定されているかどうかをＣＰＵ４がス
イッチ部１１・・・の設定状態を読み取って判定し、ど
れか一つのチャンネルに設定されていなければ初期状態
に戻り、設定されていれば当該アナログ入力チャンネル
にマルチプレクサ１０をセットし、そのチャンネルのア
ナログ入力をＡ／Ｄコンバータ１３でＡ／Ｄ変換し、ス
イッチＳＷ２の設定状態に応じてオフセット値、デイン
値を求める。
フローチャートではスイッチＳＷ１がＴＥＳＴモード（
ａｌｌ（ＳＥＴ信号のオン時）であればチャンネルセレ
クトスイッチ１の各スイッチ部ＩＩ・・・の内−つのチ
ャンネルだけに設定されているかどうかをＣＰＵ４がス
イッチ部１１・・・の設定状態を読み取って判定し、ど
れか一つのチャンネルに設定されていなければ初期状態
に戻り、設定されていれば当該アナログ入力チャンネル
にマルチプレクサ１０をセットし、そのチャンネルのア
ナログ入力をＡ／Ｄコンバータ１３でＡ／Ｄ変換し、ス
イッチＳＷ２の設定状態に応じてオフセット値、デイン
値を求める。
各チャンネルセのオフセット値、ゲイン値の設定ができ
たならばチャンネルセレクトスイッチ１の設定をアナロ
グ信号制御したいチャンネルに対応するスイッチ部をオ
ンし且つスイッチＳＷＩをＴＥＳＴモード側からＲＵＮ
モードに切り換えることにより行う。
たならばチャンネルセレクトスイッチ１の設定をアナロ
グ信号制御したいチャンネルに対応するスイッチ部をオ
ンし且つスイッチＳＷＩをＴＥＳＴモード側からＲＵＮ
モードに切り換えることにより行う。
ＲＵＮモードになると、Ａ／Ｄ変換ユニットのＣＰＵ４
はチャンネルセレクトスイッチ１の各スイッチ部１．・
・・の設定を読み取り、その設定状態を判断して、一つ
のチャンネルのＡ／Ｄ変換が終了する度にマルチプレク
サ１０を順次切り換えて行く、そして前記のＣＰＵ４に
よるチャンネルセレクトスイッチ１の設定状態を一度の
読み取りにより実行された設定チャンネルのＡ／Ｄ変換
が各チャンネル１９．おいて一度ずつ終了（１サイクル
終了）したならば再び初期状態に戻る。
はチャンネルセレクトスイッチ１の各スイッチ部１．・
・・の設定を読み取り、その設定状態を判断して、一つ
のチャンネルのＡ／Ｄ変換が終了する度にマルチプレク
サ１０を順次切り換えて行く、そして前記のＣＰＵ４に
よるチャンネルセレクトスイッチ１の設定状態を一度の
読み取りにより実行された設定チャンネルのＡ／Ｄ変換
が各チャンネル１９．おいて一度ずつ終了（１サイクル
終了）したならば再び初期状態に戻る。
このようにして第６図のＡ／Ｄ′Ｊｉｍユニー／ ）で
はＴＥＳＴモードに設定されたオフセット値、ゲイン値
より当該チャンネル毎のＡ／Ｄ変換特性Ｆ（Ｘ）をＣＰ
Ｕ４の処理により求め、ＲＵＮ毛−ドではＡ／Ｄ変換さ
れたデータをＦ（Ｘ）へ代入して初めてそのチャンネル
のＡ／Ｄ変換変換出力デルタル値、そのデータをシーケ
ンサ（ＩＤ！ｃＰＵユニットと共有する共有メモリ８（
デュアルボー）ＲＡＭ）に格納する。
はＴＥＳＴモードに設定されたオフセット値、ゲイン値
より当該チャンネル毎のＡ／Ｄ変換特性Ｆ（Ｘ）をＣＰ
Ｕ４の処理により求め、ＲＵＮ毛−ドではＡ／Ｄ変換さ
れたデータをＦ（Ｘ）へ代入して初めてそのチャンネル
のＡ／Ｄ変換変換出力デルタル値、そのデータをシーケ
ンサ（ＩＤ！ｃＰＵユニットと共有する共有メモリ８（
デュアルボー）ＲＡＭ）に格納する。
尚このＡ／Ｄ変換ユニットの動作プログラムはプログラ
ムメモリ１１に格納されている。又９゜１５はシーケン
サ側のデータバス、アドレスバス、３．６はＡ／Ｄ変換
ユニット側のデータバス、アドレスバスである。更に１
４はＡ／Ｄコンバータ１３の出力をラッチするためのラ
ッチ回路、１２はマルチプレクサ１０のアドレスデータ
をラッチするラッチ回路であり、これらラッチ回路１４
゜１２及び上記ラッチ回路２，５、プログラムメモリ１
１、共有メモリ８のユニット側のチップセレクト信号Ｃ
８はアドレスデコーダ７によりデコードして作成される
。
ムメモリ１１に格納されている。又９゜１５はシーケン
サ側のデータバス、アドレスバス、３．６はＡ／Ｄ変換
ユニット側のデータバス、アドレスバスである。更に１
４はＡ／Ｄコンバータ１３の出力をラッチするためのラ
ッチ回路、１２はマルチプレクサ１０のアドレスデータ
をラッチするラッチ回路であり、これらラッチ回路１４
゜１２及び上記ラッチ回路２，５、プログラムメモリ１
１、共有メモリ８のユニット側のチップセレクト信号Ｃ
８はアドレスデコーダ７によりデコードして作成される
。
［発明が解決しようとする課題］
ところで上述した回路例ではアナログ信号を制御する時
はどのような時も当然のことながらシーケンサ側のＣＰ
Ｕユニットが必要であった。またＡ／Ｄ変換データをシ
ーケンサ側ＣＰＵユニット内に取り込み、処理するのは
全てシケーンサ（ＩｌｌＩＣＰＵユニ７）のシーケンス
プログラムの実行によるものである（シーケンスプログ
ラムはＡ／Ｄ変換データの処理だけとは限らない、）か
らそのシーケンスプログラムの実行のスキャンタイムが
Ａ／Ｄ変換データの処理に大きく影響することがあった
。
はどのような時も当然のことながらシーケンサ側のＣＰ
Ｕユニットが必要であった。またＡ／Ｄ変換データをシ
ーケンサ側ＣＰＵユニット内に取り込み、処理するのは
全てシケーンサ（ＩｌｌＩＣＰＵユニ７）のシーケンス
プログラムの実行によるものである（シーケンスプログ
ラムはＡ／Ｄ変換データの処理だけとは限らない、）か
らそのシーケンスプログラムの実行のスキャンタイムが
Ａ／Ｄ変換データの処理に大きく影響することがあった
。
更にまた例えばあるアナログ信号の上限値と下限値を設
定してアナログ信号を制御することを考えた場合、従来
ではそのアナログ信号の上限値、下限値のデジタル値が
いくつであるか知っておかねばシーケンスプログラムで
処理する′ことができず、それを従来のＡ／Ｄ変換特性
Ｆ（Ｘ）より求めることは手間のかかる作業であった。
定してアナログ信号を制御することを考えた場合、従来
ではそのアナログ信号の上限値、下限値のデジタル値が
いくつであるか知っておかねばシーケンスプログラムで
処理する′ことができず、それを従来のＡ／Ｄ変換特性
Ｆ（Ｘ）より求めることは手間のかかる作業であった。
本発明は上述の問題点に鑑みて為されたもので、その目
的とするところは上限値、下限値を設定してアナログ信
号を制御するような場合にあってもシーケンサ側ＣＰＵ
ユニットなしでシーケンサ測量カニニットを制御できる
ようにしたシーケンサ用Ａ／Ｄ変換ユニットに関するも
のである。
的とするところは上限値、下限値を設定してアナログ信
号を制御するような場合にあってもシーケンサ側ＣＰＵ
ユニットなしでシーケンサ測量カニニットを制御できる
ようにしたシーケンサ用Ａ／Ｄ変換ユニットに関するも
のである。
［課題を解決しようとする手段］
本発明はモードを設定するモード設定手段と、信号処理
を行うＣＰＵと、アナログ入力チャンネルを各別に設定
自在なスイッチ部を持つチャンネルセレクトスイッチと
、アナログ値をＡ／Ｄ変換するＡ／Ｄコンバータと、Ｒ
ＵＮモード時に上記ＣＰＵ′″Ｃ読み取ったチャンネル
セレクトスイッチの各スイッチ部の設定状態に基づいて
１チャンネルのＡ／Ｄ変換の度に上記ＣＰＵからの制御
により上記Ａ／Ｄコンバータに接続するアナログ入力チ
ャンネルを順次切り換えるマルチプレクサと、シーケン
サ側ＣＰＵユニットとで共有する共有メモリとを少なく
とも備え、モード設定手段で設定されたＴＥＳＴモード
時に設定されるオフセット値、ゲイン値により各チャン
ネル毎のＡ／Ｄ変換の特性を決め、ＲＵＮモード時には
Ａ／Ｄ変換されたデジタル値を当該チャンネルに対応す
る上記Ａ／Ｄ変換特性に代入して当該チャンネルのＡ／
Ｄ変換出力デジタル値を得て当該変換されたＡ／Ｄ変換
出力デジタル値を上記共有メモリに格納するシーケンサ
用Ａ／Ｄ変換ユニットにおいて、モード設定手段で比較
データ設定モー−を設定可能とするとともに外部出方回
路部を備えたものである。
を行うＣＰＵと、アナログ入力チャンネルを各別に設定
自在なスイッチ部を持つチャンネルセレクトスイッチと
、アナログ値をＡ／Ｄ変換するＡ／Ｄコンバータと、Ｒ
ＵＮモード時に上記ＣＰＵ′″Ｃ読み取ったチャンネル
セレクトスイッチの各スイッチ部の設定状態に基づいて
１チャンネルのＡ／Ｄ変換の度に上記ＣＰＵからの制御
により上記Ａ／Ｄコンバータに接続するアナログ入力チ
ャンネルを順次切り換えるマルチプレクサと、シーケン
サ側ＣＰＵユニットとで共有する共有メモリとを少なく
とも備え、モード設定手段で設定されたＴＥＳＴモード
時に設定されるオフセット値、ゲイン値により各チャン
ネル毎のＡ／Ｄ変換の特性を決め、ＲＵＮモード時には
Ａ／Ｄ変換されたデジタル値を当該チャンネルに対応す
る上記Ａ／Ｄ変換特性に代入して当該チャンネルのＡ／
Ｄ変換出力デジタル値を得て当該変換されたＡ／Ｄ変換
出力デジタル値を上記共有メモリに格納するシーケンサ
用Ａ／Ｄ変換ユニットにおいて、モード設定手段で比較
データ設定モー−を設定可能とするとともに外部出方回
路部を備えたものである。
［作用Ｊ
而して比較設定モード時にアナログ信号の上限値と、下
限値とを取り込んでＡ／Ｄ変換特性に応じたＡ／Ｄ変換
出力デジタル値を得て共有メモリに格納し、ＲＵＮモー
ド時に取り込まれるアナログ信号のＡ／Ｄ変換出カデジ
タル値と上記共有メモリに格納した上限値、下限値のＡ
／Ｄ出カデカデジタル値比較してその比較結果を外部出
力回路部を通じて出力するのである。
限値とを取り込んでＡ／Ｄ変換特性に応じたＡ／Ｄ変換
出力デジタル値を得て共有メモリに格納し、ＲＵＮモー
ド時に取り込まれるアナログ信号のＡ／Ｄ変換出カデジ
タル値と上記共有メモリに格納した上限値、下限値のＡ
／Ｄ出カデカデジタル値比較してその比較結果を外部出
力回路部を通じて出力するのである。
［実施例］
第１図は本発明の実施例の回路を示し、この実施例回路
では、比較データ設定モードと特性設定モードとを切り
換えるスイッチＳＷ、を設け、更にデータバス３に入力
側が接続され、出力側がシーケンサ側のデータパスタ、
アドレスバス１５に夫々接続したラッチ回路１６．１７
を設け、更にＣＰＵ４に対するＲＤ倍信号ＷＴ倍信号３
連式の信号線短絡用ソケッ）ＪＰの２回路を使用してシ
ーケンサ側ＣＰＵユニット側からの制御信号＃１ＣＰＵ
ＲＤ、ＣＰＵＷＴに接続し、上記ラッチ回路１６．１７
のチップセレクト信号Ｃ８をアドレスデコーグ７の出力
と、上記信号線短絡用ソケットＪＰの残りの１回路を通
じたＬ”信号とをデート回路１８．１９に入力してその
一致信号から得るようにした点で第６図回路と相違する
ものである。
では、比較データ設定モードと特性設定モードとを切り
換えるスイッチＳＷ、を設け、更にデータバス３に入力
側が接続され、出力側がシーケンサ側のデータパスタ、
アドレスバス１５に夫々接続したラッチ回路１６．１７
を設け、更にＣＰＵ４に対するＲＤ倍信号ＷＴ倍信号３
連式の信号線短絡用ソケッ）ＪＰの２回路を使用してシ
ーケンサ側ＣＰＵユニット側からの制御信号＃１ＣＰＵ
ＲＤ、ＣＰＵＷＴに接続し、上記ラッチ回路１６．１７
のチップセレクト信号Ｃ８をアドレスデコーグ７の出力
と、上記信号線短絡用ソケットＪＰの残りの１回路を通
じたＬ”信号とをデート回路１８．１９に入力してその
一致信号から得るようにした点で第６図回路と相違する
ものである。
第２図は実施例の動作を示す７０−チャートであって、
シーケンサ側ＣＰＵユニットがＲＵＮモーＪｔ’！＜、
Ａ／Ｄ変換ユニットがＲＵＮモードで無い時に、特性設
定モードかどうか、つまりスイッチＳＷ、が特性設定側
に投入されでいるか比較データ設定側に投入されている
かを判定し、比較データ設定モード（Ａ／Ｄ変換特性設
定モードで特性Ｆ（Ｘ）を設定したした後、比較設定モ
ードにすること）ではチャンネルセレクトスイッチ１の
設定が一つのチャンネルだけになっているかをＡ／Ｄ変
換ユニットのＣＰＵ４が読み出して判断し、どれか１つ
のチャンネルに設定されていなければ初期状想へ戻り、
設定されていればそのチャンネルにマルチプレクサ１０
をセットし、そのチャンネルの比較データとしたいアナ
ログ信号入力をＡ／Ｄ変換してその変換データを変換特
性Ｆ（Ｘ）へ代入ｌ、て、オフセット、ゲインｍｑ後の
Ａ／Ｄ変換出力デジタル値を得てそのデータを共有メモ
リ８の比較データエリアへ転送し、その後スイッチＳＷ
、がオフセット側であれば上限値として比較データをデ
ータ■エリアへ、ゲイン側であれば比較データを下限値
としてデータ■エリアへ転送する。ここで共有メモリ８
は！＃３図に示すようにＡ／Ｄ変換値エリア、Ａ／Ｄ変
換特性エリア、比較データエリア、データ■エリア、デ
ータ■エリア、比較結果エリア等からなる。 各チャ
ンネルの比較データの設定ができたならばチャンネルセ
レクトスイッチ１の設定をアナログ信号を制御したいチ
ャンネルにセットして、ＳＥＴモードからＲＵＮモード
にスイッチＳＷ、を切換える。
シーケンサ側ＣＰＵユニットがＲＵＮモーＪｔ’！＜、
Ａ／Ｄ変換ユニットがＲＵＮモードで無い時に、特性設
定モードかどうか、つまりスイッチＳＷ、が特性設定側
に投入されでいるか比較データ設定側に投入されている
かを判定し、比較データ設定モード（Ａ／Ｄ変換特性設
定モードで特性Ｆ（Ｘ）を設定したした後、比較設定モ
ードにすること）ではチャンネルセレクトスイッチ１の
設定が一つのチャンネルだけになっているかをＡ／Ｄ変
換ユニットのＣＰＵ４が読み出して判断し、どれか１つ
のチャンネルに設定されていなければ初期状想へ戻り、
設定されていればそのチャンネルにマルチプレクサ１０
をセットし、そのチャンネルの比較データとしたいアナ
ログ信号入力をＡ／Ｄ変換してその変換データを変換特
性Ｆ（Ｘ）へ代入ｌ、て、オフセット、ゲインｍｑ後の
Ａ／Ｄ変換出力デジタル値を得てそのデータを共有メモ
リ８の比較データエリアへ転送し、その後スイッチＳＷ
、がオフセット側であれば上限値として比較データをデ
ータ■エリアへ、ゲイン側であれば比較データを下限値
としてデータ■エリアへ転送する。ここで共有メモリ８
は！＃３図に示すようにＡ／Ｄ変換値エリア、Ａ／Ｄ変
換特性エリア、比較データエリア、データ■エリア、デ
ータ■エリア、比較結果エリア等からなる。 各チャ
ンネルの比較データの設定ができたならばチャンネルセ
レクトスイッチ１の設定をアナログ信号を制御したいチ
ャンネルにセットして、ＳＥＴモードからＲＵＮモード
にスイッチＳＷ、を切換える。
さてＡ／Ｄ変換ユニットがＲＵＮモードになると、オフ
セット、デインｍｌ！！！後のＡ／Ｄ変換出力デジタル
値を共有メモリ８にセットするまでは第６図回路と同じ
処理を行い、その後Ａ／Ｄ変換出力デジタル値と比較デ
ータ■、■とを比較し、その結果を共有メモリ８の比較
結果エリアヘセットする。このセットされるデータ形式
の一例を第４図に示す、ここで比較結果は出力デジタル
変換値に比して比較データのが小さい場合、或いは出力
デジタル変換値に比して比較データ■が大きい場合に「
１」となり、比較データ■が出力デジタル変換値以上、
或いは比較データ■が出方デジタル変換値以下の場合に
「０」とする。
セット、デインｍｌ！！！後のＡ／Ｄ変換出力デジタル
値を共有メモリ８にセットするまでは第６図回路と同じ
処理を行い、その後Ａ／Ｄ変換出力デジタル値と比較デ
ータ■、■とを比較し、その結果を共有メモリ８の比較
結果エリアヘセットする。このセットされるデータ形式
の一例を第４図に示す、ここで比較結果は出力デジタル
変換値に比して比較データのが小さい場合、或いは出力
デジタル変換値に比して比較データ■が大きい場合に「
１」となり、比較データ■が出力デジタル変換値以上、
或いは比較データ■が出方デジタル変換値以下の場合に
「０」とする。
而してここまでの処理をチャンネルセレクトスイッチ１
にで設定されたチャンネルについて行い、設定されたチ
ャンネルについて終了したならば次に信号線短絡用ソケ
ッ）ＪＰがセットされているかどうかを判断してセット
されていれば共有メモリ８の比較結果データをラッチ回
路１６にセットし、シーケンサ側のデータパスタを通じ
てＡ／Ｄ変換ユニットに接続された出カニニットに対し
で出力する。ここでラッチ回路１７は出カニニットのア
ドレスデータをＣＰＵ４により与えられてラッチし、上
記比較結果データの転送アドレスデータを出力する。つ
まりこれらのラッチ回路１６．１７と、チップセレクト
信号Ｃ８を得るためのデート回路１８．１９と信号線短
絡用ソヶッ）ＪＰとで外部出力用回路部を構成する。
にで設定されたチャンネルについて行い、設定されたチ
ャンネルについて終了したならば次に信号線短絡用ソケ
ッ）ＪＰがセットされているかどうかを判断してセット
されていれば共有メモリ８の比較結果データをラッチ回
路１６にセットし、シーケンサ側のデータパスタを通じ
てＡ／Ｄ変換ユニットに接続された出カニニットに対し
で出力する。ここでラッチ回路１７は出カニニットのア
ドレスデータをＣＰＵ４により与えられてラッチし、上
記比較結果データの転送アドレスデータを出力する。つ
まりこれらのラッチ回路１６．１７と、チップセレクト
信号Ｃ８を得るためのデート回路１８．１９と信号線短
絡用ソヶッ）ＪＰとで外部出力用回路部を構成する。
ここで信号＃１短絡用ンケッ）ＪＰはシーケンサ側ＣＰ
Ｕ ユニットの処理なしでＡ／Ｄ変換ユ、ニットから
出カニニットをコントロールする場合にセットされるも
のである。
Ｕ ユニットの処理なしでＡ／Ｄ変換ユ、ニットから
出カニニットをコントロールする場合にセットされるも
のである。
第５図は電気炉２０の温度制御に本発明のＡ／Ｄ変換ユ
ニ７）Ａを用いた例を示しており、電気炉２０の温度を
温度検知体２１で検知してトランスデユーサ２２で電圧
信号に変換し、Ａ／Ｄ変換変換ユニット上りデジタル信
号に変換する。そして出力二二ツ）Ｂでは上記の手順で
設定している上限値、下限値に対応する比較データ■、
■と、現在の温度検知データとから得られた比較結果に
より電気炉２０の加熱体２３の通電をリレーＲｙｌ。
ニ７）Ａを用いた例を示しており、電気炉２０の温度を
温度検知体２１で検知してトランスデユーサ２２で電圧
信号に変換し、Ａ／Ｄ変換変換ユニット上りデジタル信
号に変換する。そして出力二二ツ）Ｂでは上記の手順で
設定している上限値、下限値に対応する比較データ■、
■と、現在の温度検知データとから得られた比較結果に
より電気炉２０の加熱体２３の通電をリレーＲｙｌ。
ＲＦ２の常開接点ｒｌｌ常閉接点「２により制御して電
気炉２０の温度制御を行うのである。
気炉２０の温度制御を行うのである。
Ｌ発明の効果１
本発明は上述のように構成したシーケンサ用Ａ／Ｄ変換
ユニットにおいて、モード設定手段で比較データ設定モ
ードを設定可能とするとともに外部出力回路部を備え、
この比較設定モード時に７すａグ信号の上限値と、下限
値とを取り込んでＡ／Ｄ変換特性に応じたＡ／Ｄ変換出
力デジタ◆ル値を得て共有メモリに格納し、ＲＵＮモー
ド時に取り込まれるアナログ信号のＡ／Ｄ変換出力デジ
タル値と共有メモリに格納した上限値、下限値のＡ／Ｄ
出力デジタル値とを比較してその比較結果を外部出力回
路部を通じて出力するので、シーケンサ側ＣＰＵユニッ
トを使用することなくアナログ信号の上限値と下限値と
を設定してその間でアナログ信号を制御することができ
、例えば実際の被制御対象からのアナログ信号で上限値
、下限値を設定することが可能となるものである。
ユニットにおいて、モード設定手段で比較データ設定モ
ードを設定可能とするとともに外部出力回路部を備え、
この比較設定モード時に７すａグ信号の上限値と、下限
値とを取り込んでＡ／Ｄ変換特性に応じたＡ／Ｄ変換出
力デジタ◆ル値を得て共有メモリに格納し、ＲＵＮモー
ド時に取り込まれるアナログ信号のＡ／Ｄ変換出力デジ
タル値と共有メモリに格納した上限値、下限値のＡ／Ｄ
出力デジタル値とを比較してその比較結果を外部出力回
路部を通じて出力するので、シーケンサ側ＣＰＵユニッ
トを使用することなくアナログ信号の上限値と下限値と
を設定してその間でアナログ信号を制御することができ
、例えば実際の被制御対象からのアナログ信号で上限値
、下限値を設定することが可能となるものである。
第１図は本発明の実施例の回路図、第２図は同上の動作
説明用７０−チャート、第３図は同上使用の共有メモリ
の説明図、第４図は同上のデータ形式の説明図、第５図
は同上を使用した電気炉のシステム図、第６図は本発明
の基本となる例の回路図、第７図は同上の動作説明用７
０−チャートである。 １・・・チャンネルセレクトスイッチ、４・・・ＣＰＵ
。 １０・・・マルチフレフサ、１３・・・Ａ／Ｄコンバー
タ、８は共有メモリ、１６．１７はラッチ回路、ＪＰは
信号線短絡用ソケットである。 代理人 弁理士 石 １）艮 七 第５図 昭和６３年７月１日
説明用７０−チャート、第３図は同上使用の共有メモリ
の説明図、第４図は同上のデータ形式の説明図、第５図
は同上を使用した電気炉のシステム図、第６図は本発明
の基本となる例の回路図、第７図は同上の動作説明用７
０−チャートである。 １・・・チャンネルセレクトスイッチ、４・・・ＣＰＵ
。 １０・・・マルチフレフサ、１３・・・Ａ／Ｄコンバー
タ、８は共有メモリ、１６．１７はラッチ回路、ＪＰは
信号線短絡用ソケットである。 代理人 弁理士 石 １）艮 七 第５図 昭和６３年７月１日
Claims (1)
- （１）モードを設定するモード設定手段と、信号処理を
行うＣＰＵと、アナログ入力チャンネルを各別に設定自
在なスイッチ部を持つチャンネルセレクトスイッチと、
アナログ値をＡ／Ｄ変換するＡ／Ｄコンバータと、ＲＵ
Ｎモード時に上記ＣＰＵで読み取ったチャンネルセレク
トスイッチの各スイッチ部の設定状態に基づいて１チャ
ンネルのＡ／Ｄ変換の度に上記ＣＰＵからの制御により
上記Ａ／Ｄコンバータに接続するアナログ入力チャンネ
ルを順次切り換えるマルチプレクサと、シーケンサ側Ｃ
ＰＵユニットと共有する共有メモリとを少なくとも備え
、モード設定手段で設定されたＴＥＳＴモード時に設定
されるオフセット値、ゲイン値により各チャンネル毎の
Ａ／Ｄ変換の特性を決め、ＲＵＮモード時にはＡ／Ｄ変
換されたデジタル値を当該チャンネルに対応する上記Ａ
／Ｄ変換特性に代入して当該チャンネルのＡ／Ｄ変換出
力デジタル値を得て当該変換されたＡ／Ｄ変換出力デジ
タル値を上記共有メモリに格納するシーケンサ用Ａ／Ｄ
変換ユニットにおいて、モード設定手段で比較データ設
定モードを設定可能とするとともに外部出力回路部を備
え、この比較設定モード時にアナログ信号の上限値と、
下限値とを取り込んでＡ／Ｄ変換特性に応じたＡ／Ｄ変
換出力デジタル値を得て共有メモリに格納し、ＲＵＮモ
ード時に取り込まれるアナログ信号のＡ／Ｄ変換出力デ
ジタル値と上記共有メモリに格納した上限値、下限値の
Ａ／Ｄ出力デジタル値とを比較してその比較結果を外部
出力回路部を通じて出力することを特徴とするシーケン
サ用Ａ／Ｄ変換ユニット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9403788A JPH01265307A (ja) | 1988-04-15 | 1988-04-15 | シーケンサ用ａ／ｄ変換ユニット |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9403788A JPH01265307A (ja) | 1988-04-15 | 1988-04-15 | シーケンサ用ａ／ｄ変換ユニット |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01265307A true JPH01265307A (ja) | 1989-10-23 |
Family
ID=14099369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9403788A Pending JPH01265307A (ja) | 1988-04-15 | 1988-04-15 | シーケンサ用ａ／ｄ変換ユニット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01265307A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017531375A (ja) * | 2014-10-17 | 2017-10-19 | マイクロチップ テクノロジー インコーポレイテッドＭｉｃｒｏｃｈｉｐ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃｏｒｐｏｒａｔｅｄ | マイクロコード化シーケンサを伴うアナログ／デジタル変換 |
| JP7802255B1 (ja) * | 2025-05-22 | 2026-01-19 | 三菱電機株式会社 | アナログ入力ユニット及びプログラマブルロジックコントローラ |
-
1988
- 1988-04-15 JP JP9403788A patent/JPH01265307A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017531375A (ja) * | 2014-10-17 | 2017-10-19 | マイクロチップ テクノロジー インコーポレイテッドＭｉｃｒｏｃｈｉｐ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃｏｒｐｏｒａｔｅｄ | マイクロコード化シーケンサを伴うアナログ／デジタル変換 |
| JP7802255B1 (ja) * | 2025-05-22 | 2026-01-19 | 三菱電機株式会社 | アナログ入力ユニット及びプログラマブルロジックコントローラ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01265307A (ja) | シーケンサ用ａ／ｄ変換ユニット | |
| EP0230536A1 (en) | I/O processor for programmable sequence controller | |
| JPH0567185B2 (ja) | ||
| JPS5821281B2 (ja) | 演算装置 | |
| JPH05101228A (ja) | アナログ入力カードシステム | |
| JP2610824B2 (ja) | ハイ・インピーダンス機能素子を備えた論理回路の測定装置 | |
| JPH0739123U (ja) | Ａｄ変換装置 | |
| JPS6347831A (ja) | マイクロコンピユ−タ | |
| JPH0244817A (ja) | 逐次比較アナログ・ディジタル変換器 | |
| JP3298018B2 (ja) | プログラマブルコントローラ | |
| JPH03223924A (ja) | 大小比較回路及び最大値・最小値検出回路 | |
| KR940006067Y1 (ko) | 입력 직류레벨 측정회로 | |
| JPH01109275A (ja) | テスト機能付き順序回路 | |
| JPH0333612A (ja) | ロータリ式入力手段の回転方向判別方法 | |
| JPH0814783B2 (ja) | アナログ入出力装置 | |
| JPH05232188A (ja) | 半導体集積回路の試験回路 | |
| JPH0447855B2 (ja) | ||
| JPS60200622A (ja) | アナログ出力回路の異常診断装置 | |
| JPS6412163B2 (ja) | ||
| JPH0773212B2 (ja) | Ａ／ｄコンバ−タ | |
| JPS62135781A (ja) | テスト回路 | |
| JPH0345406B2 (ja) | ||
| JPH0533831B2 (ja) | ||
| JPH06259365A (ja) | ポート回路 | |
| JPH04206864A (ja) | 半導体検査回路 |