JPH04359559A - 抵抗素子の形成方法 - Google Patents
抵抗素子の形成方法Info
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- JPH04359559A JPH04359559A JP13454391A JP13454391A JPH04359559A JP H04359559 A JPH04359559 A JP H04359559A JP 13454391 A JP13454391 A JP 13454391A JP 13454391 A JP13454391 A JP 13454391A JP H04359559 A JPH04359559 A JP H04359559A
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- 230000015572 biosynthetic process Effects 0.000 title 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 8
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- 239000012535 impurity Substances 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims description 5
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- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 13
- 229910052796 boron Inorganic materials 0.000 abstract description 9
- -1 boron ions Chemical class 0.000 abstract description 9
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は抵抗素子の形成方法に関
し、特に半導体集積回路の抵抗素子の形成方法に関する
。
し、特に半導体集積回路の抵抗素子の形成方法に関する
。
【０００２】
【従来の技術】従来の半導体集積回路の抵抗素子の第１
の形成方法は、図３（ａ），（ｂ）に示すように、半導
体基板１の上に設けた絶縁膜２の上に多結晶シリコン層
を０．３μｍの厚さに堆積する。次に、多結晶シリコン
層にホウ素イオンを加速エネルギー５０ｋｅＶ，ドーズ
量５．０×１０１４ｃｍ−２でイオン注入して熱処理す
る。 次に、フォトリソグラフィ技術を用いて多結晶シリコン
層をパターニングし、抵抗層３ｄ，３ｅを形成する。次
に、抵抗層３ａ，３ｂを含む表面に層間絶縁膜５を堆積
し、抵抗層３ｄ，３ｅ上の層間絶縁膜５を開孔してコン
タクト孔６を設け、コンタクト孔６の抵抗層３ｄ，３ｅ
に接続する電極７を夫々設ける。
の形成方法は、図３（ａ），（ｂ）に示すように、半導
体基板１の上に設けた絶縁膜２の上に多結晶シリコン層
を０．３μｍの厚さに堆積する。次に、多結晶シリコン
層にホウ素イオンを加速エネルギー５０ｋｅＶ，ドーズ
量５．０×１０１４ｃｍ−２でイオン注入して熱処理す
る。 次に、フォトリソグラフィ技術を用いて多結晶シリコン
層をパターニングし、抵抗層３ｄ，３ｅを形成する。次
に、抵抗層３ａ，３ｂを含む表面に層間絶縁膜５を堆積
し、抵抗層３ｄ，３ｅ上の層間絶縁膜５を開孔してコン
タクト孔６を設け、コンタクト孔６の抵抗層３ｄ，３ｅ
に接続する電極７を夫々設ける。
【０００３】ここで、抵抗層３ｄ，３ｅの層抵抗を１ｋ
Ω／□とし、抵抗層３ｄの長さＬと幅Ｗの比（以下Ｌ／
Ｗと記す）を１／６，抵抗層３ｅのＬ／Ｗ比を５．５／
２とすると、抵抗値＝（層抵抗）×Ｌ／Ｗより抵抗層３
ｄの抵抗Ｒ１＝１６７Ω，抵抗層３ｅの抵抗Ｒ２ ＝２
．７５ＫΩとなる。
Ω／□とし、抵抗層３ｄの長さＬと幅Ｗの比（以下Ｌ／
Ｗと記す）を１／６，抵抗層３ｅのＬ／Ｗ比を５．５／
２とすると、抵抗値＝（層抵抗）×Ｌ／Ｗより抵抗層３
ｄの抵抗Ｒ１＝１６７Ω，抵抗層３ｅの抵抗Ｒ２ ＝２
．７５ＫΩとなる。
【０００４】このように層抵抗が同じ抵抗層で異った大
きさの抵抗値を得るには抵抗層のＬ／Ｗ比を変えなくて
はならないが、複数の抵抗素子の間で抵抗層のＬ／Ｗ比
の大きさが１桁以上も異なる場合には製造時のばらつき
による寸法精度が悪くなったり、熱処理やストレスで抵
抗値が変動するということが知られている。この問題を
解決するために層抵抗の異る抵抗層を形成する方法があ
る。
きさの抵抗値を得るには抵抗層のＬ／Ｗ比を変えなくて
はならないが、複数の抵抗素子の間で抵抗層のＬ／Ｗ比
の大きさが１桁以上も異なる場合には製造時のばらつき
による寸法精度が悪くなったり、熱処理やストレスで抵
抗値が変動するということが知られている。この問題を
解決するために層抵抗の異る抵抗層を形成する方法があ
る。
【０００５】図４（ａ）〜（ｃ）は従来の抵抗素子の第
２の形成方法を説明するための工程順に示した半導体チ
ップの断面図である。
２の形成方法を説明するための工程順に示した半導体チ
ップの断面図である。
【０００６】図４（ａ）に示すように、半導体基板１の
上に設けた絶縁膜２の上に多結晶シリコン層３を０．３
μｍの厚さに堆積し、多結晶シリコン層３にホウ素イオ
ンを加速エネルギー５０ｋｅＶ，ドーズ量２×１０１４
ｃｍ−２でイオン注入する。
上に設けた絶縁膜２の上に多結晶シリコン層３を０．３
μｍの厚さに堆積し、多結晶シリコン層３にホウ素イオ
ンを加速エネルギー５０ｋｅＶ，ドーズ量２×１０１４
ｃｍ−２でイオン注入する。
【０００７】次に、図４（ｂ）に示すように、フォトリ
ソグラフィ技術により多結晶シリコン層３をパターニン
グして抵抗層３ａ，３ｂを形成する。次に、抵抗層３ａ
，３ｂを含む表面にフォトレジスト膜８を塗布してパタ
ーニングし抵抗層３ｂを露出させる。次に、フォトレジ
スト膜８をマスクとしてホウ素イオンをイオン注入する
。
ソグラフィ技術により多結晶シリコン層３をパターニン
グして抵抗層３ａ，３ｂを形成する。次に、抵抗層３ａ
，３ｂを含む表面にフォトレジスト膜８を塗布してパタ
ーニングし抵抗層３ｂを露出させる。次に、フォトレジ
スト膜８をマスクとしてホウ素イオンをイオン注入する
。
【０００８】次に、図４（ｃ）に示すように、フォトレ
ジスト膜８を除去した後熱処理し、抵抗層３ａ，３ｂを
含む表面に層間絶縁膜５を堆積してコンタクト孔６を設
け、コンタクト孔６の抵抗層３ａ，３ｂと接続する電極
７を設ける。
ジスト膜８を除去した後熱処理し、抵抗層３ａ，３ｂを
含む表面に層間絶縁膜５を堆積してコンタクト孔６を設
け、コンタクト孔６の抵抗層３ａ，３ｂと接続する電極
７を設ける。
【０００９】このように、抵抗層３ａ，３ｂの層抵抗を
変えることにより、抵抗層の寸法を大幅に変えなくとも
抵抗値が大きく異なる抵抗素子を形成できる。
変えることにより、抵抗層の寸法を大幅に変えなくとも
抵抗値が大きく異なる抵抗素子を形成できる。
【００１０】
【発明が解決しようとする課題】従来の抵抗素子の形成
方法は、抵抗層の層抵抗を調整するためにイオン注入す
るドーズ量が各抵抗層間で相関が無いため抵抗素子間の
相対誤差が大きくなるという問題点がある。半導体集積
回路においては、ある一組の抵抗は抵抗製造の絶対誤差
に対して相対誤差が小さいことを期待されているが、抵
抗値の大きさのみで層抵抗を決定するとその期待が果せ
なくなるという問題点がある。
方法は、抵抗層の層抵抗を調整するためにイオン注入す
るドーズ量が各抵抗層間で相関が無いため抵抗素子間の
相対誤差が大きくなるという問題点がある。半導体集積
回路においては、ある一組の抵抗は抵抗製造の絶対誤差
に対して相対誤差が小さいことを期待されているが、抵
抗値の大きさのみで層抵抗を決定するとその期待が果せ
なくなるという問題点がある。
【００１１】
【課題を解決するための手段】本発明の抵抗素子の形成
方法は、半導体基板上に多結晶シリコン層を堆積し前記
多結晶シリコン層を選択的にエッチングして第１及び第
２の抵抗層を形成する工程と、前記第１及び第２の抵抗
層を含む表面に絶縁膜を堆積して選択的にエッチングし
、前記第２の抵抗層を露出させる工程と、前記絶縁膜を
マスクとして不純物をイオン注入し、前記第１及び第２
の抵抗層に異なる濃度の不純物を導入する工程とを含ん
で構成される。
方法は、半導体基板上に多結晶シリコン層を堆積し前記
多結晶シリコン層を選択的にエッチングして第１及び第
２の抵抗層を形成する工程と、前記第１及び第２の抵抗
層を含む表面に絶縁膜を堆積して選択的にエッチングし
、前記第２の抵抗層を露出させる工程と、前記絶縁膜を
マスクとして不純物をイオン注入し、前記第１及び第２
の抵抗層に異なる濃度の不純物を導入する工程とを含ん
で構成される。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１（ａ）〜（ｃ）は本発明の第１の実施
例を説明するための工程順に示した半導体チップの断面
図である。
例を説明するための工程順に示した半導体チップの断面
図である。
【００１４】まず、図１（ａ）に示すように、半導体基
板１の上に絶縁膜２を設け、絶縁膜２の上に多結晶シリ
コン層を０．３μｍの厚さに堆積しフォトリソグラフィ
技術により選択的にエッチングして第１及び第２の抵抗
層３ａ，３ｂを形成する。
板１の上に絶縁膜２を設け、絶縁膜２の上に多結晶シリ
コン層を０．３μｍの厚さに堆積しフォトリソグラフィ
技術により選択的にエッチングして第１及び第２の抵抗
層３ａ，３ｂを形成する。
【００１５】次に、図１（ｂ）に示すように、抵抗層３
ａ，３ｂを含む表面に酸化シリコン膜４を０．３μｍの
厚さに堆積して選択的にエッチングし、抵抗層３ｂを露
出させる。次に酸化シリコン膜４をマスクとしてホウ素
イオンを加速エネルギー５０ｋｅＶ，ドーズ量５×１０
１５ｃｍ−２でイオン注入し、酸化シリコン膜４により
抵抗層３ａに注入されるホウ素イオンを制御し、抵抗層
３ａと抵抗層３ｂとの層抵抗を調整する。
ａ，３ｂを含む表面に酸化シリコン膜４を０．３μｍの
厚さに堆積して選択的にエッチングし、抵抗層３ｂを露
出させる。次に酸化シリコン膜４をマスクとしてホウ素
イオンを加速エネルギー５０ｋｅＶ，ドーズ量５×１０
１５ｃｍ−２でイオン注入し、酸化シリコン膜４により
抵抗層３ａに注入されるホウ素イオンを制御し、抵抗層
３ａと抵抗層３ｂとの層抵抗を調整する。
【００１６】次に、図１（ｃ）に示すように、酸化シリ
コン膜４をエッチングして除去し、熱処理した後抵抗層
３ａ，３ｂを含む表面に層間絶縁膜５を堆積する。次に
、抵抗層３ａ，３ｂ上の層間絶縁膜５を選択的に開孔し
てコンタクト孔６を設け、コンタクト孔６を含む表面に
金属層を堆積して選択的にエッチングし、コンタクト孔
６の抵抗層３ａ，３ｂと夫々接続する電極７を形成する
。
コン膜４をエッチングして除去し、熱処理した後抵抗層
３ａ，３ｂを含む表面に層間絶縁膜５を堆積する。次に
、抵抗層３ａ，３ｂ上の層間絶縁膜５を選択的に開孔し
てコンタクト孔６を設け、コンタクト孔６を含む表面に
金属層を堆積して選択的にエッチングし、コンタクト孔
６の抵抗層３ａ，３ｂと夫々接続する電極７を形成する
。
【００１７】ここで、抵抗層３ａ，３ｂの層抵抗は夫々
数ｋΩ／□，数百ｋΩ／□となり、抵抗値にて１桁以上
異る抵抗素子を形成する場合でも、あまり違わないＬ／
Ｗ比で形成することができる。また、イオン注入のばら
つきによる抵抗値の変化は抵抗層３ａ，３ｂ間で同じ傾
向で示すので、相対誤差を小さく保つことが可能である
。
数ｋΩ／□，数百ｋΩ／□となり、抵抗値にて１桁以上
異る抵抗素子を形成する場合でも、あまり違わないＬ／
Ｗ比で形成することができる。また、イオン注入のばら
つきによる抵抗値の変化は抵抗層３ａ，３ｂ間で同じ傾
向で示すので、相対誤差を小さく保つことが可能である
。
【００１８】図２（ａ）〜（ｃ）は本発明の第２の実施
例を説明するための工程順に示した半導体チップの断面
図である。
例を説明するための工程順に示した半導体チップの断面
図である。
【００１９】図２（ａ）に示すように、半導体基板１の
上に設けた絶縁膜２の上に多結晶シリコン層３を堆積し
て設け、多結晶シリコン層３の上に選択的に厚さ０．３
μｍの酸化シリコン膜４ａ及び厚さ０．２μｍの酸化シ
リコン膜４ｂの夫々を設ける。
上に設けた絶縁膜２の上に多結晶シリコン層３を堆積し
て設け、多結晶シリコン層３の上に選択的に厚さ０．３
μｍの酸化シリコン膜４ａ及び厚さ０．２μｍの酸化シ
リコン膜４ｂの夫々を設ける。
【００２０】次に、図２（ｂ）に示すように、酸化シリ
コン膜４ａ，４ｂをマスクとして多結晶シリコン層３中
にホウ素イオンをイオン注入し、酸化シリコン膜４ａ，
４ｂが存在する部分及び表面が露出している部分の多結
晶シリコン層３に夫々異なるドーズ量でホウ素イオンを
注入する。次に、酸化シリコン膜４ａ，４ｂを除去した
後多結晶シリコン層３を選択的にエッチングして抵抗層
３ａ，３ｂ，３ｃを形成する。
コン膜４ａ，４ｂをマスクとして多結晶シリコン層３中
にホウ素イオンをイオン注入し、酸化シリコン膜４ａ，
４ｂが存在する部分及び表面が露出している部分の多結
晶シリコン層３に夫々異なるドーズ量でホウ素イオンを
注入する。次に、酸化シリコン膜４ａ，４ｂを除去した
後多結晶シリコン層３を選択的にエッチングして抵抗層
３ａ，３ｂ，３ｃを形成する。
【００２１】次に、図２（ｃ）に示すように、抵抗層３
ａ，３ｂ，３ｃを含む表面に層間絶縁膜５を形成してコ
ンタクト孔６を設け、コンタクト孔の抵抗層３ａ，３ｂ
，３ｃの夫々と接続する電極７を形成する。
ａ，３ｂ，３ｃを含む表面に層間絶縁膜５を形成してコ
ンタクト孔６を設け、コンタクト孔の抵抗層３ａ，３ｂ
，３ｃの夫々と接続する電極７を形成する。
【００２２】
【発明の効果】以上説明したように本発明は、多結晶シ
リコン層からなり表面に絶縁膜を設けた第１の抵抗層及
び表面を露出させた第２の抵抗層の夫々に同時に不純物
をイオン注入して第１及び第２の抵抗層の導電率を高め
ることにより第１の抵抗層と第２の抵抗層の層抵抗の変
化に相関性を持たせることができ、抵抗素子の相対誤差
を小さくすることができるという効果を有する。
リコン層からなり表面に絶縁膜を設けた第１の抵抗層及
び表面を露出させた第２の抵抗層の夫々に同時に不純物
をイオン注入して第１及び第２の抵抗層の導電率を高め
ることにより第１の抵抗層と第２の抵抗層の層抵抗の変
化に相関性を持たせることができ、抵抗素子の相対誤差
を小さくすることができるという効果を有する。
【図１】本発明の第１の実施例を説明するための工程順
に示した半導体チップの断面図。
に示した半導体チップの断面図。
【図２】本発明の第２の実施例を説明するための工程順
に示した半導体チップの断面図。
に示した半導体チップの断面図。
【図３】従来の抵抗素子の第１の例を示す半導体チップ
の平面図及びＡ−Ａ′線断面図。
の平面図及びＡ−Ａ′線断面図。
【図４】従来の抵抗素子の第２の例を説明するための工
程順に示した半導体チップの断面図。
程順に示した半導体チップの断面図。
１ 半導体基板
２ 絶縁膜
３ 多結晶シリコン層
３ａ，３ｂ，３ｃ 抵抗層
４，４ａ，４ｂ 酸化シリコン膜５ 層間
絶縁膜 ６ コンタクト孔 ７ 電極 ８ フォトレジスト膜
絶縁膜 ６ コンタクト孔 ７ 電極 ８ フォトレジスト膜
Claims (1)
- 【請求項１】 半導体基板上に多結晶シリコン層を堆
積し前記多結晶シリコン層を選択的にエッチングして第
１及び第２の抵抗層を形成する工程と、前記第１及び第
２の抵抗層を含む表面に絶縁膜を堆積して選択的にエッ
チングし、前記第２の抵抗層を露出させる工程と、前記
絶縁膜をマスクとして不純物をイオン注入し、前記第１
及び第２の抵抗層に異なる濃度の不純物を導入する工程
とを含むことを特徴とする抵抗素子の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13454391A JPH04359559A (ja) | 1991-06-06 | 1991-06-06 | 抵抗素子の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13454391A JPH04359559A (ja) | 1991-06-06 | 1991-06-06 | 抵抗素子の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04359559A true JPH04359559A (ja) | 1992-12-11 |
Family
ID=15130778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13454391A Pending JPH04359559A (ja) | 1991-06-06 | 1991-06-06 | 抵抗素子の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04359559A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001196559A (ja) * | 2000-01-13 | 2001-07-19 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP2012134195A (ja) * | 2010-12-20 | 2012-07-12 | New Japan Radio Co Ltd | 半導体装置の製造方法 |
-
1991
- 1991-06-06 JP JP13454391A patent/JPH04359559A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001196559A (ja) * | 2000-01-13 | 2001-07-19 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP2012134195A (ja) * | 2010-12-20 | 2012-07-12 | New Japan Radio Co Ltd | 半導体装置の製造方法 |
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