JPH04360543A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH04360543A JPH04360543A JP3163950A JP16395091A JPH04360543A JP H04360543 A JPH04360543 A JP H04360543A JP 3163950 A JP3163950 A JP 3163950A JP 16395091 A JP16395091 A JP 16395091A JP H04360543 A JPH04360543 A JP H04360543A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【０００１】
【産業上の利用分野】この発明は化合物半導体装置の製
造方法に関し、特にゲート・ソース間容量が小さく、ゲ
ート長が０．４μｍ以下で低抵抗のリセス型ゲート電極
を有するマイクロ波素子を構成する化合物半導体装置の
製造方法に関するものである。
造方法に関し、特にゲート・ソース間容量が小さく、ゲ
ート長が０．４μｍ以下で低抵抗のリセス型ゲート電極
を有するマイクロ波素子を構成する化合物半導体装置の
製造方法に関するものである。
【０００２】
【従来の技術】図２は従来のリフトオフ法によるリセス
型ゲート電極の製造方法を示す断面工程図であり、図に
おいて、１はＧａＡｓ基板、６はレジスト、１０はリセ
ス、１１はゲート金属、１２はゲート電極である。
型ゲート電極の製造方法を示す断面工程図であり、図に
おいて、１はＧａＡｓ基板、６はレジスト、１０はリセ
ス、１１はゲート金属、１２はゲート電極である。
【０００３】次に製造工程について説明する。まずＧａ
Ａｓ基板１上にレジスト６を塗布し、電子ビーム描画法
等により図２（ａ） に示すように開口部のパターニン
グを行う。次にウエットエッチングによりＧａＡｓ基板
１上にリセス１０を形成し、その後、図２（ｂ） に示
すように、Ｔｉ，Ｐｔ，Ａｕ等のゲート金属１１を連続
的に蒸着する。この後、レジスト６を除去することによ
り、図２（ｃ） に示すように所望のゲート長のゲート
電極１２を形成する。
Ａｓ基板１上にレジスト６を塗布し、電子ビーム描画法
等により図２（ａ） に示すように開口部のパターニン
グを行う。次にウエットエッチングによりＧａＡｓ基板
１上にリセス１０を形成し、その後、図２（ｂ） に示
すように、Ｔｉ，Ｐｔ，Ａｕ等のゲート金属１１を連続
的に蒸着する。この後、レジスト６を除去することによ
り、図２（ｃ） に示すように所望のゲート長のゲート
電極１２を形成する。
【０００４】
【発明が解決しようとする課題】従来の化合物半導体装
置の製造方法は以上のように構成されているので、レジ
スト６上の開口部側面にもゲート金属１１が蒸着して横
方向に成長してマスクとなり、ゲート電極１１上層部が
細くなる。特に、ゲート長が０．４μｍ以下の微細ゲー
ト電極を形成する場合、図３に示すように、レジスト６
開口部の両側面に付着したゲート金属１１同士が密着し
てマスクとなって開口部を塞ぐと、ゲート電極１１の断
面が三角形になって断面積が小さくなるために、ゲート
電極１１の抵抗は大きくなり、その結果ゲート電圧も増
大して高速化特性を損なうという問題があった。
置の製造方法は以上のように構成されているので、レジ
スト６上の開口部側面にもゲート金属１１が蒸着して横
方向に成長してマスクとなり、ゲート電極１１上層部が
細くなる。特に、ゲート長が０．４μｍ以下の微細ゲー
ト電極を形成する場合、図３に示すように、レジスト６
開口部の両側面に付着したゲート金属１１同士が密着し
てマスクとなって開口部を塞ぐと、ゲート電極１１の断
面が三角形になって断面積が小さくなるために、ゲート
電極１１の抵抗は大きくなり、その結果ゲート電圧も増
大して高速化特性を損なうという問題があった。
【０００５】この問題を防ぐために、従来図４に示す方
法がある。まずＧａＡｓ基板１にリセスを形成してから
、全面にプラズマＣＶＤ法等により絶縁膜３を堆積させ
てレジスト６を塗付し、電子ビーム描画法等により図４
（ａ） に示すようにリセス中央に幅０．４ミクロン以
下の開口部のパターニングを行う。
法がある。まずＧａＡｓ基板１にリセスを形成してから
、全面にプラズマＣＶＤ法等により絶縁膜３を堆積させ
てレジスト６を塗付し、電子ビーム描画法等により図４
（ａ） に示すようにリセス中央に幅０．４ミクロン以
下の開口部のパターニングを行う。
【０００６】次に同図（ｂ） に示すようにレジスト６
を除去して、全面に蒸着法或いはスパッタ法等によりゲ
ート金属１１を成膜し、その上にレジスト９を塗布して
転写技術によって所望のゲート長より長い寸法になるよ
うパターニングを行う。
を除去して、全面に蒸着法或いはスパッタ法等によりゲ
ート金属１１を成膜し、その上にレジスト９を塗布して
転写技術によって所望のゲート長より長い寸法になるよ
うパターニングを行う。
【０００７】この後、レジスト９をマスクとしてイオン
ミリング法或いは反応性イオンエッチング（ＲＩＥ）法
によりゲート金属１１をエッチングし、続いてゲート金
属１１をマスクに絶縁膜３をＲＩＥ法等によりエッチン
グして、これにより、０．４μｍ以下のゲート長で低抵
抗のＴ型ゲート電極１１を形成することができる。
ミリング法或いは反応性イオンエッチング（ＲＩＥ）法
によりゲート金属１１をエッチングし、続いてゲート金
属１１をマスクに絶縁膜３をＲＩＥ法等によりエッチン
グして、これにより、０．４μｍ以下のゲート長で低抵
抗のＴ型ゲート電極１１を形成することができる。
【０００８】しかしながらこの方法では、ＧａＡｓ基板
１のリセス側壁に絶縁膜３が存在するためにゲート・ソ
ース間の寄生容量が増大して、やはり化合物半導体装置
の高速化特性を損なうという問題があった。
１のリセス側壁に絶縁膜３が存在するためにゲート・ソ
ース間の寄生容量が増大して、やはり化合物半導体装置
の高速化特性を損なうという問題があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、ゲート・ソース間の容量を低減
し、かつ０．４μｍ以下のゲート長で低抵抗のＴ型ゲー
ト電極を実現できる化合物半導体装置の製造方法を提供
することを目的とする。
ためになされたもので、ゲート・ソース間の容量を低減
し、かつ０．４μｍ以下のゲート長で低抵抗のＴ型ゲー
ト電極を実現できる化合物半導体装置の製造方法を提供
することを目的とする。
【００１０】
【課題を解決するための手段】この発明に係る化合物半
導体装置の製造方法は、基板にリセスを形成した後、該
基板上に第１の絶縁膜，耐熱性レジスト，第２の絶縁膜
の順に積層する工程と、上記第２の絶縁膜上に形成され
パターニングされたレジストをマスクにして、上記第２
の絶縁膜に開孔部を設ける工程と、上記第２の絶縁膜を
マスクにして、上記耐熱性レジスト及び上記第１の絶縁
膜をエッチングする工程と、上記基板全面を覆うように
２種類のゲート金属を成膜する工程と、該ゲート金属上
に塗布されパターニングされたレジストをマスクにして
、上記２種類のゲート金属をエッチングする工程と、上
記レジストと上記耐熱性レジストとを除去する工程とを
含むものである。
導体装置の製造方法は、基板にリセスを形成した後、該
基板上に第１の絶縁膜，耐熱性レジスト，第２の絶縁膜
の順に積層する工程と、上記第２の絶縁膜上に形成され
パターニングされたレジストをマスクにして、上記第２
の絶縁膜に開孔部を設ける工程と、上記第２の絶縁膜を
マスクにして、上記耐熱性レジスト及び上記第１の絶縁
膜をエッチングする工程と、上記基板全面を覆うように
２種類のゲート金属を成膜する工程と、該ゲート金属上
に塗布されパターニングされたレジストをマスクにして
、上記２種類のゲート金属をエッチングする工程と、上
記レジストと上記耐熱性レジストとを除去する工程とを
含むものである。
【００１１】
【作用】この発明においては、基板上にリセスを開孔し
た後、第１の絶縁膜，耐熱性レジスト，第２の絶縁膜か
らなる３層構造を形成したので、ゲート・ソース間容量
が小さく、かつ０．４μｍ以下のゲート長で低抵抗のＴ
型ゲート電極を形成できる。
た後、第１の絶縁膜，耐熱性レジスト，第２の絶縁膜か
らなる３層構造を形成したので、ゲート・ソース間容量
が小さく、かつ０．４μｍ以下のゲート長で低抵抗のＴ
型ゲート電極を形成できる。
【００１２】
【実施例】図１は本発明の一実施例による半導体装置の
製造方法を工程順に示した断面工程図であり、図におい
て、１はＧａＡｓ基板、２はＧａＡｓ基板１上にリセス
１０を形成するためのレジスト、３は絶縁膜、４は耐熱
性レジスト、５はシリコン窒化膜、６は電子ビーム描画
用のレジスト、７はＷＳｉｘ （ｘ＝０．１５〜０．２
）、８はＡｕ、９はレジストである。
製造方法を工程順に示した断面工程図であり、図におい
て、１はＧａＡｓ基板、２はＧａＡｓ基板１上にリセス
１０を形成するためのレジスト、３は絶縁膜、４は耐熱
性レジスト、５はシリコン窒化膜、６は電子ビーム描画
用のレジスト、７はＷＳｉｘ （ｘ＝０．１５〜０．２
）、８はＡｕ、９はレジストである。
【００１３】まず同図（ａ） に示すように、ＧａＡｓ
基板１上に転写技術によりリセス形成用のレジスト２の
パターニングを行い、このレジスト２をマスクにウエッ
トエッチング或いはドライエッチングによりリセス１０
を形成する。
基板１上に転写技術によりリセス形成用のレジスト２の
パターニングを行い、このレジスト２をマスクにウエッ
トエッチング或いはドライエッチングによりリセス１０
を形成する。
【００１４】次に同図（ｂ） に示すように、レジスト
２を除去した後、プラズマＣＶＤ法等によりシリコン窒
化膜等の絶縁膜３を５００オングストローム程度に堆積
させ、耐熱性レジスト４を２０００オングストローム程
度に塗付してから、重ねてＥＣＲ−ＣＶＤ法等により７
００オングストローム程度にシリコン窒化膜５を堆積さ
せる。ＥＣＲ−ＣＶＤ法はプラズマＣＶＤ法よりも低温
での熱処理による成膜が可能なため、耐熱性レジスト４
を損なうことはない。
２を除去した後、プラズマＣＶＤ法等によりシリコン窒
化膜等の絶縁膜３を５００オングストローム程度に堆積
させ、耐熱性レジスト４を２０００オングストローム程
度に塗付してから、重ねてＥＣＲ−ＣＶＤ法等により７
００オングストローム程度にシリコン窒化膜５を堆積さ
せる。ＥＣＲ−ＣＶＤ法はプラズマＣＶＤ法よりも低温
での熱処理による成膜が可能なため、耐熱性レジスト４
を損なうことはない。
【００１５】次に同図（ｃ） に示すように、電子ビー
ム描画用レジスト６を塗付してから、リセス中央部分で
電子ビーム描画法によりレジスト６をパターニングし、
図１（ｄ）に示すようにレジスト６をマスクにシリコン
窒化膜５をＳＦ６ ガス等を用いた反応性イオンエッチ
ング法等によりエッチングする。続いて、Ｏ２ ガスを
用いた反応性イオンエッチング法によって耐熱性レジス
ト４をエッチングすると同時にレジスト６を除去する。 この時シリコン窒化膜５がマスクとなるため、耐熱性レ
ジスト４は開口部のみしかエッチングされない。
ム描画用レジスト６を塗付してから、リセス中央部分で
電子ビーム描画法によりレジスト６をパターニングし、
図１（ｄ）に示すようにレジスト６をマスクにシリコン
窒化膜５をＳＦ６ ガス等を用いた反応性イオンエッチ
ング法等によりエッチングする。続いて、Ｏ２ ガスを
用いた反応性イオンエッチング法によって耐熱性レジス
ト４をエッチングすると同時にレジスト６を除去する。 この時シリコン窒化膜５がマスクとなるため、耐熱性レ
ジスト４は開口部のみしかエッチングされない。
【００１６】次に同図（ｅ） に示すように、シリコン
窒化膜５をマスクにしてＳＦ６ ガス等を用いた反応性
イオンエッチングにより最下層の絶縁膜３をエッチング
してから、蒸着法或いはスパッタ法によりＷＳｉＸ ７
，Ａｕ８の順にメタライズする。
窒化膜５をマスクにしてＳＦ６ ガス等を用いた反応性
イオンエッチングにより最下層の絶縁膜３をエッチング
してから、蒸着法或いはスパッタ法によりＷＳｉＸ ７
，Ａｕ８の順にメタライズする。
【００１７】次に同図（ｆ） に示すように、その上に
塗布したレジスト９を転写技術によりシリコン窒化膜５
の開口寸法より長い寸法でパターニングする。このレジ
スト９をマスクに、イオンミリング法によりＡｕ８を、
ＣＦ４ ＋Ｏ２ ガス等を用いた反応性イオンエッチン
グによりＷＳｉＸ ７をエッチングし、ＳＦ６ ガス等
を用いた反応性イオンエッチングによりシリコン窒化膜
５もエッチングする。
塗布したレジスト９を転写技術によりシリコン窒化膜５
の開口寸法より長い寸法でパターニングする。このレジ
スト９をマスクに、イオンミリング法によりＡｕ８を、
ＣＦ４ ＋Ｏ２ ガス等を用いた反応性イオンエッチン
グによりＷＳｉＸ ７をエッチングし、ＳＦ６ ガス等
を用いた反応性イオンエッチングによりシリコン窒化膜
５もエッチングする。
【００１８】最後に同図（ｇ） に示すように、アセト
ンなどのウエットエッチングによりレジスト９及び耐熱
性レジスト４を除去して完成する。
ンなどのウエットエッチングによりレジスト９及び耐熱
性レジスト４を除去して完成する。
【００１９】本実施例においては上述のように、ＧａＡ
ｓ基板１上にリセス１０を開孔した後、絶縁膜３，耐熱
性レジスト４，シリコン窒化膜５の順に積層して３層構
造を形成し、レジスト６をマスクにシリコン窒化膜５を
、シリコン窒化膜５をマスクに耐熱性レジスト４と絶縁
膜３とをそれぞれエッチングして開孔部を設けたので、
該開孔部にメタライズしたＷＳｉＸ ７とＡｕ８をエッ
チングしてＴ型ゲート電極の頭頂部を形成した後、耐熱
性レジスト４を除去すればゲート電極とリセス１０の側
壁の間に空間ができるため、ゲート・ソース間の容量が
低減された、０．４μｍ以下のゲート長で低抵抗のＴ型
ゲート電極を形成することができる。
ｓ基板１上にリセス１０を開孔した後、絶縁膜３，耐熱
性レジスト４，シリコン窒化膜５の順に積層して３層構
造を形成し、レジスト６をマスクにシリコン窒化膜５を
、シリコン窒化膜５をマスクに耐熱性レジスト４と絶縁
膜３とをそれぞれエッチングして開孔部を設けたので、
該開孔部にメタライズしたＷＳｉＸ ７とＡｕ８をエッ
チングしてＴ型ゲート電極の頭頂部を形成した後、耐熱
性レジスト４を除去すればゲート電極とリセス１０の側
壁の間に空間ができるため、ゲート・ソース間の容量が
低減された、０．４μｍ以下のゲート長で低抵抗のＴ型
ゲート電極を形成することができる。
【００２０】なお上記実施例においては、絶縁膜３及び
５にシリコン窒化膜を用いた場合について説明したが、
シリコン酸化膜等他の絶縁膜を用いてもよく、また三層
構造のうち最上層のシリコン窒化膜５の代わりにＡｌ或
いはＴｉ，Ｍｏ等の高融点金属を用いてもよく、その場
合も同様の効果を奏する。
５にシリコン窒化膜を用いた場合について説明したが、
シリコン酸化膜等他の絶縁膜を用いてもよく、また三層
構造のうち最上層のシリコン窒化膜５の代わりにＡｌ或
いはＴｉ，Ｍｏ等の高融点金属を用いてもよく、その場
合も同様の効果を奏する。
【００２１】更にＴ型ゲート電極をＷＳｉＸ ７とＡｕ
８で構成しているが、ＷＳｉＸ ７は他の高融点金属シ
リサイド（例えばＭｏＳｉ，ＴｉＳｉ等）や高融点金属
ナイトライド（例えばＴｉＮ等）でもよく、その他の部
分の材料も本実施例で言及したものに限定されるもので
はない。
８で構成しているが、ＷＳｉＸ ７は他の高融点金属シ
リサイド（例えばＭｏＳｉ，ＴｉＳｉ等）や高融点金属
ナイトライド（例えばＴｉＮ等）でもよく、その他の部
分の材料も本実施例で言及したものに限定されるもので
はない。
【００２２】また上記実施例ではＴ型ゲート電極のみに
ついて触れているが、ソース・ドレイン領域並びにソー
ス・ドレイン電極は、図１（ａ） に示すリセス１０形
成以前或いは図１（ｇ） のＴ型ゲート電極完成後のい
ずれに形成してもよい。またゲート電極の形成に電子ビ
ーム描画法を用いたものについて説明したが、ＦＩＢ描
画法，光露光等で微細ゲート電極を形成する場合にも用
いることができる。
ついて触れているが、ソース・ドレイン領域並びにソー
ス・ドレイン電極は、図１（ａ） に示すリセス１０形
成以前或いは図１（ｇ） のＴ型ゲート電極完成後のい
ずれに形成してもよい。またゲート電極の形成に電子ビ
ーム描画法を用いたものについて説明したが、ＦＩＢ描
画法，光露光等で微細ゲート電極を形成する場合にも用
いることができる。
【００２３】
【発明の効果】以上のようにこの発明によれば、基板上
にリセスを開孔した後、第１の絶縁膜，耐熱性レジスト
，第２の絶縁膜からなる３層構造を形成したので、ゲー
ト・ソース間容量が小さい０．４μｍ以下のゲート長で
低抵抗のＴ型ゲート電極を有する化合物半導体装置を得
られる効果がある。
にリセスを開孔した後、第１の絶縁膜，耐熱性レジスト
，第２の絶縁膜からなる３層構造を形成したので、ゲー
ト・ソース間容量が小さい０．４μｍ以下のゲート長で
低抵抗のＴ型ゲート電極を有する化合物半導体装置を得
られる効果がある。
【図１】この発明の一実施例による化合物半導体装置の
製造方法を示す断面工程図である。
製造方法を示す断面工程図である。
【図２】従来の化合物半導体装置の製造方法を示す断面
工程図である。
工程図である。
【図３】従来の化合物半導体装置の問題点を説明するた
めの断面図である。
めの断面図である。
【図４】従来の化合物半導体装置の問題点を解決するた
めの製造方法を示す断面工程図である。
めの製造方法を示す断面工程図である。
１ ＧａＡｓ基板
２ レジスト
３ 絶縁膜
４ 耐熱性レジスト
５ シリコン窒化膜
６ レジスト
７ ＷＳｉｘ
８ Ａｕ
９ レジスト
Claims (1)
- 【請求項１】 リセス型微細ゲート電極を有する化合
物半導体装置の製造方法において、基板にリセスを形成
した後、該基板上に第１の絶縁膜，耐熱性レジスト，第
２の絶縁膜の順に積層する工程と、上記第２の絶縁膜上
に形成されパターニングされたレジストをマスクにして
、上記第２の絶縁膜に開孔部を設ける工程と、上記第２
の絶縁膜をマスクにして、上記耐熱性レジスト及び上記
第１の絶縁膜をエッチングする工程と、上記基板全面を
覆うように２種類のゲート金属を成膜する工程と、該ゲ
ート金属上に塗布されパターニングされたレジストをマ
スクにして、上記２種類のゲート金属をエッチングする
工程と、上記レジストと上記耐熱性レジストとを除去す
る工程とを含むことを特徴とする化合物半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163950A JPH04360543A (ja) | 1991-06-06 | 1991-06-06 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163950A JPH04360543A (ja) | 1991-06-06 | 1991-06-06 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04360543A true JPH04360543A (ja) | 1992-12-14 |
Family
ID=15783906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3163950A Pending JPH04360543A (ja) | 1991-06-06 | 1991-06-06 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04360543A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07273128A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | 電界効果型トランジスタ |
| EP0801418A3 (en) * | 1996-04-10 | 1998-07-29 | Murata Manufacturing Co., Ltd. | Method for forming a T-shaped gate electrode in a semi-conductor device, and the T-shaped gate electrode |
| JP2007042779A (ja) * | 2005-08-02 | 2007-02-15 | Nippon Telegr & Teleph Corp <Ntt> | Ｔ字型ゲート構造ナイトライド系電界効果トランジスタおよびその製造方法 |
-
1991
- 1991-06-06 JP JP3163950A patent/JPH04360543A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07273128A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | 電界効果型トランジスタ |
| EP0801418A3 (en) * | 1996-04-10 | 1998-07-29 | Murata Manufacturing Co., Ltd. | Method for forming a T-shaped gate electrode in a semi-conductor device, and the T-shaped gate electrode |
| JP2007042779A (ja) * | 2005-08-02 | 2007-02-15 | Nippon Telegr & Teleph Corp <Ntt> | Ｔ字型ゲート構造ナイトライド系電界効果トランジスタおよびその製造方法 |
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