JPH04361421A - ２相クロック発生回路 - Google Patents
２相クロック発生回路Info
- Publication number
- JPH04361421A JPH04361421A JP3163936A JP16393691A JPH04361421A JP H04361421 A JPH04361421 A JP H04361421A JP 3163936 A JP3163936 A JP 3163936A JP 16393691 A JP16393691 A JP 16393691A JP H04361421 A JPH04361421 A JP H04361421A
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- JP
- Japan
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- output
- output terminal
- input
- pmos
- nmos
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【０００１】
【産業上の利用分野】この発明は、１つのクロック信号
に基づいて２相のクロック信号を発生する２相クロック
発生回路に関するものであり、デジタルシグナルプロセ
ッサ等に使用されているものに関する。
に基づいて２相のクロック信号を発生する２相クロック
発生回路に関するものであり、デジタルシグナルプロセ
ッサ等に使用されているものに関する。
【０００２】
【従来の技術】図２は従来の２相クロック発生回路の回
路図を示す。図において、Ａは入力端子、Ｂ，Ｃは各々
第１，第２の出力端子である。１，４，５，７，８はＰ
チャネルＭＯＳトランジスタ（以下、ＰＭＯＳと略す）
、２，３，６，９，１０はＮチャネルＭＯＳトランジス
タ（以下、ＮＭＯＳと略す）であり、ＰＭＯＳ１とＮＭ
ＯＳ２はＣＭＯＳインバータ３０を構成している。 ＰＭＯＳ１はソースが正電位の電源２０に、ゲートが入
力端子Ａに各々接続されている。ＮＭＯＳ２はソースが
接地され、ドレインがＰＭＯＳ１のドレインに、ゲート
がＰＭＯＳ１のゲートに各々接続されている。ＰＭＯＳ
４はソースが電源２０に、ゲートがＰＭＯＳ１とＮＭＯ
Ｓ２のドレイン共通接続点に、ドレインが第２の出力端
子Ｃに各々接続されている。ＮＭＯＳ３，６は第２の出
力端子Ｃと接地点との間に相互に直列に接続されており
、ＮＭＯＳ３のゲートはＰＭＯＳ１とＮＭＯＳ２のドレ
イン共通接続点に、ＮＭＯＳ６のゲートは第１の出力端
子Ｂに各々接続されている。ＰＭＯＳ５はソースが電源
２０に、ゲートが第１の出力端子Ｂに、ドレインが第２
の出力端子Ｃに各々接続されている。ＰＭＯＳ７はソー
スが電源２０に、ゲートが入力端子Ａに、ドレインが第
１の出力端子Ｂに各々接続されている。ＰＭＯＳ８はソ
ースが電源２０に、ゲートが第２の出力端子Ｃに、ドレ
インが第１の出力端子Ｂに各々接続されている。ＮＭＯ
Ｓ９，１０は第１の出力端子Ｂと接地点との間に直列に
接続されており、ＮＭＯＳ９のゲートは入力端子Ａに、
ＮＭＯＳ１０のゲートは第２の出力端子Ｃに各々接続さ
れている。
路図を示す。図において、Ａは入力端子、Ｂ，Ｃは各々
第１，第２の出力端子である。１，４，５，７，８はＰ
チャネルＭＯＳトランジスタ（以下、ＰＭＯＳと略す）
、２，３，６，９，１０はＮチャネルＭＯＳトランジス
タ（以下、ＮＭＯＳと略す）であり、ＰＭＯＳ１とＮＭ
ＯＳ２はＣＭＯＳインバータ３０を構成している。 ＰＭＯＳ１はソースが正電位の電源２０に、ゲートが入
力端子Ａに各々接続されている。ＮＭＯＳ２はソースが
接地され、ドレインがＰＭＯＳ１のドレインに、ゲート
がＰＭＯＳ１のゲートに各々接続されている。ＰＭＯＳ
４はソースが電源２０に、ゲートがＰＭＯＳ１とＮＭＯ
Ｓ２のドレイン共通接続点に、ドレインが第２の出力端
子Ｃに各々接続されている。ＮＭＯＳ３，６は第２の出
力端子Ｃと接地点との間に相互に直列に接続されており
、ＮＭＯＳ３のゲートはＰＭＯＳ１とＮＭＯＳ２のドレ
イン共通接続点に、ＮＭＯＳ６のゲートは第１の出力端
子Ｂに各々接続されている。ＰＭＯＳ５はソースが電源
２０に、ゲートが第１の出力端子Ｂに、ドレインが第２
の出力端子Ｃに各々接続されている。ＰＭＯＳ７はソー
スが電源２０に、ゲートが入力端子Ａに、ドレインが第
１の出力端子Ｂに各々接続されている。ＰＭＯＳ８はソ
ースが電源２０に、ゲートが第２の出力端子Ｃに、ドレ
インが第１の出力端子Ｂに各々接続されている。ＮＭＯ
Ｓ９，１０は第１の出力端子Ｂと接地点との間に直列に
接続されており、ＮＭＯＳ９のゲートは入力端子Ａに、
ＮＭＯＳ１０のゲートは第２の出力端子Ｃに各々接続さ
れている。
【０００３】次に動作について説明する。入力端子Ａに
“Ｌ”が入力されると、ＰＭＯＳ１，７がＯＮし、ＮＭ
ＯＳ２，９がＯＦＦする。ＰＭＯＳ１がＯＮ、ＮＭＯＳ
２がＯＦＦなのでノードＸの電位は“Ｈ”となる。この
“Ｈ”に応答して、ＰＭＯＳ４がＯＦＦし、ＮＭＯＳ３
がＯＮする。また、ＰＭＯＳ７がＯＮ、ＮＭＯＳ９がＯ
ＦＦなので、第１の出力端子Ｂには“Ｈ”が出力される
。この“Ｈ”に応答して、ＰＭＯＳ５がＯＦＦし、ＮＭ
ＯＳ６がＯＮするので、第２の出力端子Ｃには“Ｌ”が
出力される。
“Ｌ”が入力されると、ＰＭＯＳ１，７がＯＮし、ＮＭ
ＯＳ２，９がＯＦＦする。ＰＭＯＳ１がＯＮ、ＮＭＯＳ
２がＯＦＦなのでノードＸの電位は“Ｈ”となる。この
“Ｈ”に応答して、ＰＭＯＳ４がＯＦＦし、ＮＭＯＳ３
がＯＮする。また、ＰＭＯＳ７がＯＮ、ＮＭＯＳ９がＯ
ＦＦなので、第１の出力端子Ｂには“Ｈ”が出力される
。この“Ｈ”に応答して、ＰＭＯＳ５がＯＦＦし、ＮＭ
ＯＳ６がＯＮするので、第２の出力端子Ｃには“Ｌ”が
出力される。
【０００４】一方、入力端子Ａに“Ｈ”が入力されると
、ＰＭＯＳ１，７がＯＦＦし、ＮＭＯＳ２，９がＯＮす
る。ＰＭＯＳ１がＯＦＦ、ＮＭＯＳ２がＯＮなのでノー
ドＸの電位は“Ｌ”となる。この“Ｌ”に応答してＰＭ
ＯＳ４がＯＮし、ＮＭＯＳ３がＯＦＦするので、第２の
出力端子Ｃには“Ｈ”が出力される。この“Ｈ”に応答
してＰＭＯＳ８がＯＦＦし、ＮＭＯＳ１０がＯＮする。 また、ＰＭＯＳ７がＯＦＦ、ＮＭＯＳ９がＯＮなので第
１の出力端子Ｂには“Ｌ”が出力される。
、ＰＭＯＳ１，７がＯＦＦし、ＮＭＯＳ２，９がＯＮす
る。ＰＭＯＳ１がＯＦＦ、ＮＭＯＳ２がＯＮなのでノー
ドＸの電位は“Ｌ”となる。この“Ｌ”に応答してＰＭ
ＯＳ４がＯＮし、ＮＭＯＳ３がＯＦＦするので、第２の
出力端子Ｃには“Ｈ”が出力される。この“Ｈ”に応答
してＰＭＯＳ８がＯＦＦし、ＮＭＯＳ１０がＯＮする。 また、ＰＭＯＳ７がＯＦＦ、ＮＭＯＳ９がＯＮなので第
１の出力端子Ｂには“Ｌ”が出力される。
【０００５】以上のように入力端子Ａに“Ｌ”が入力さ
れると第１，第２の出力端子Ｂ，Ｃには“Ｈ”，“Ｌ”
が出力され、また入力端子Ａに“Ｈ”が入力されると第
１，第２の出力端子Ｂ，Ｃには“Ｌ”，“Ｈ”が出力さ
れるので、入力端子Ａへのクロック信号により２相クロ
ック信号を発生することができる。
れると第１，第２の出力端子Ｂ，Ｃには“Ｈ”，“Ｌ”
が出力され、また入力端子Ａに“Ｈ”が入力されると第
１，第２の出力端子Ｂ，Ｃには“Ｌ”，“Ｈ”が出力さ
れるので、入力端子Ａへのクロック信号により２相クロ
ック信号を発生することができる。
【０００６】
【発明が解決しようとする課題】従来の２相クロック発
生回路は以上のように構成されており、使用するトラン
ジスタ数が最低でも１０個必要であり、素子数が多くな
り、集積化した場合には、そのチップ面積が増大すると
いう問題点があった。
生回路は以上のように構成されており、使用するトラン
ジスタ数が最低でも１０個必要であり、素子数が多くな
り、集積化した場合には、そのチップ面積が増大すると
いう問題点があった。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、素子数の少ない２相クロック発
生回路を得ることを目的とする。
ためになされたもので、素子数の少ない２相クロック発
生回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る２相クロ
ック発生回路はクロック入力を第１のＰＭＯＳと第３の
ＮＭＯＳに入力してその出力を第１の出力端子に出力す
るとともに、クロック入力をＣＭＯＳインバータを介し
て第４のＰＭＯＳと第６のＮＭＯＳに入力してその出力
を第２の出力端子に出力し、第１，第２の出力端子を互
いに他方の出力端子出力に応じて第１の電位に接続する
第２のＰＭＯＳと第５のＮＭＯＳを設けることにより、
回路を、ＰＭＯＳ５個、ＮＭＯＳ３個の計８個のトラン
ジスタで構成するようにしたものである。
ック発生回路はクロック入力を第１のＰＭＯＳと第３の
ＮＭＯＳに入力してその出力を第１の出力端子に出力す
るとともに、クロック入力をＣＭＯＳインバータを介し
て第４のＰＭＯＳと第６のＮＭＯＳに入力してその出力
を第２の出力端子に出力し、第１，第２の出力端子を互
いに他方の出力端子出力に応じて第１の電位に接続する
第２のＰＭＯＳと第５のＮＭＯＳを設けることにより、
回路を、ＰＭＯＳ５個、ＮＭＯＳ３個の計８個のトラン
ジスタで構成するようにしたものである。
【０００９】
【作用】この発明における２相クロック発生回路はＰＭ
ＯＳ５個、ＮＭＯＳ３個で回路を構成しているので、従
来回路より素子数が少ない。
ＯＳ５個、ＮＭＯＳ３個で回路を構成しているので、従
来回路より素子数が少ない。
【００１０】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による２相クロック発
生回路を示す回路図である。図において、図２に示した
従来回路との相違点はＮＭＯＳ６，１０をなくしたこと
である。その他の構成は従来のものと同様であり、１，
２はＣＭＯＳインバータ３０を構成するＰＭＯＳおよび
ＮＭＯＳ、４，５，７，８は第１導電型の第４，第５，
第１，第２のトランジスタとしてのＰＭＯＳ、３，９は
第２導電型の第６，第３のトランジスタとしてのＮＭＯ
Ｓである。
する。図１はこの発明の一実施例による２相クロック発
生回路を示す回路図である。図において、図２に示した
従来回路との相違点はＮＭＯＳ６，１０をなくしたこと
である。その他の構成は従来のものと同様であり、１，
２はＣＭＯＳインバータ３０を構成するＰＭＯＳおよび
ＮＭＯＳ、４，５，７，８は第１導電型の第４，第５，
第１，第２のトランジスタとしてのＰＭＯＳ、３，９は
第２導電型の第６，第３のトランジスタとしてのＮＭＯ
Ｓである。
【００１１】次に動作について説明する。入力端子Ａに
“Ｌ”が入力されると、ＰＭＯＳ１，７がＯＮ、ＮＭＯ
Ｓ２，９がＯＦＦする。ＰＭＯＳ１がＯＮ、ＮＭＯＳ２
がＯＦＦなのでノードＸの電位は“Ｈ”となる。この“
Ｈ”に応答してＮＭＯＳ３がＯＮ、ＰＭＯＳ４がＯＦＦ
する。ＰＭＯＳ７がＯＮ、ＮＭＯＳ９がＯＦＦなので第
１の出力端子Ｂには“Ｈ”が出力される。この“Ｈ”に
応答してＰＭＯＳ５がＯＦＦする。ＰＭＯＳ４がＯＦＦ
、ＮＭＯＳ３がＯＮなので第２の出力端子Ｃには“Ｌ”
が出力される。
“Ｌ”が入力されると、ＰＭＯＳ１，７がＯＮ、ＮＭＯ
Ｓ２，９がＯＦＦする。ＰＭＯＳ１がＯＮ、ＮＭＯＳ２
がＯＦＦなのでノードＸの電位は“Ｈ”となる。この“
Ｈ”に応答してＮＭＯＳ３がＯＮ、ＰＭＯＳ４がＯＦＦ
する。ＰＭＯＳ７がＯＮ、ＮＭＯＳ９がＯＦＦなので第
１の出力端子Ｂには“Ｈ”が出力される。この“Ｈ”に
応答してＰＭＯＳ５がＯＦＦする。ＰＭＯＳ４がＯＦＦ
、ＮＭＯＳ３がＯＮなので第２の出力端子Ｃには“Ｌ”
が出力される。
【００１２】一方、入力端子Ａに“Ｈ”が入力されると
、ＰＭＯＳ１，７がＯＦＦ、ＮＭＯＳ２，９がＯＮする
。ＰＭＯＳ１がＯＦＦ、ＮＭＯＳ２がＯＮなのでノード
Ｘの電位は“Ｌ”となる。この“Ｌ”に応答して、ＮＭ
ＯＳ３がＯＦＦ、ＰＭＯＳ４がＯＮするので、第２の出
力端子Ｃには“Ｈ”が出力される。この“Ｈ”に応答し
て、ＰＭＯＳ８がＯＦＦする。ＰＭＯＳ７がＯＦＦ、Ｎ
ＭＯＳ９がＯＮなので第１の出力端子Ｂには“Ｌ”が出
力される。
、ＰＭＯＳ１，７がＯＦＦ、ＮＭＯＳ２，９がＯＮする
。ＰＭＯＳ１がＯＦＦ、ＮＭＯＳ２がＯＮなのでノード
Ｘの電位は“Ｌ”となる。この“Ｌ”に応答して、ＮＭ
ＯＳ３がＯＦＦ、ＰＭＯＳ４がＯＮするので、第２の出
力端子Ｃには“Ｈ”が出力される。この“Ｈ”に応答し
て、ＰＭＯＳ８がＯＦＦする。ＰＭＯＳ７がＯＦＦ、Ｎ
ＭＯＳ９がＯＮなので第１の出力端子Ｂには“Ｌ”が出
力される。
【００１３】以上のように入力端子Ａに“Ｌ”が入力さ
れると第１，第２の出力端子Ｂ，Ｃには“Ｈ”，“Ｌ”
が出力され、また入力端子Ａに“Ｈ”が入力されると第
１，第２の出力端子Ｂ，Ｃには“Ｌ”，“Ｈ”が出力さ
れるので、入力端子Ａへのクロック信号により２相のク
ロック信号を発生することができる。
れると第１，第２の出力端子Ｂ，Ｃには“Ｈ”，“Ｌ”
が出力され、また入力端子Ａに“Ｈ”が入力されると第
１，第２の出力端子Ｂ，Ｃには“Ｌ”，“Ｈ”が出力さ
れるので、入力端子Ａへのクロック信号により２相のク
ロック信号を発生することができる。
【００１４】このように、この実施例による２相クロッ
ク発生回路によれば、入力クロック信号を第１のＰＭＯ
Ｓ７と第３のＮＭＯＳ９に入力してその出力を第１の出
力端子Ｂに出力するとともに、上記入力クロック信号を
ＣＭＯＳインバータ３０を介して第４のＰＭＯＳ４と第
６のＮＭＯＳ３に入力してその出力を第２の出力端子Ｃ
に出力し、第１，第２の出力端子Ｂ，Ｃを互いに他方の
出力端子出力に応じて電源２０に接続する第２のＰＭＯ
Ｓ８と第５のＮＭＯＳ５を設けることにより、インバー
タ３０を構成するＰＭＯＳ１とＮＭＯＳ２の他、ＰＭＯ
Ｓ４，５，７，８とＮＭＯＳ３，９の６個のトランジス
タにより回路を構成したので、従来のものに比し素子数
が少なくなり、集積化した場合には、チップ面積が小さ
くなるという効果がある。
ク発生回路によれば、入力クロック信号を第１のＰＭＯ
Ｓ７と第３のＮＭＯＳ９に入力してその出力を第１の出
力端子Ｂに出力するとともに、上記入力クロック信号を
ＣＭＯＳインバータ３０を介して第４のＰＭＯＳ４と第
６のＮＭＯＳ３に入力してその出力を第２の出力端子Ｃ
に出力し、第１，第２の出力端子Ｂ，Ｃを互いに他方の
出力端子出力に応じて電源２０に接続する第２のＰＭＯ
Ｓ８と第５のＮＭＯＳ５を設けることにより、インバー
タ３０を構成するＰＭＯＳ１とＮＭＯＳ２の他、ＰＭＯ
Ｓ４，５，７，８とＮＭＯＳ３，９の６個のトランジス
タにより回路を構成したので、従来のものに比し素子数
が少なくなり、集積化した場合には、チップ面積が小さ
くなるという効果がある。
【００１５】なお、上記実施例で示した導電型を逆にし
てもよい。この場合、電源２０と接地電位も逆にする必
要がある。
てもよい。この場合、電源２０と接地電位も逆にする必
要がある。
【００１６】
【発明の効果】以上のように、この発明に係る２相クロ
ック発生回路によれば、クロック入力を第１導電型の第
１のトランジスタと第２導電型の第３のトランジスタに
入力してその出力を第１の出力端子に出力するとともに
、クロック入力をＣＭＯＳインバータを介して第１導電
型の第４のトランジスタと第２導電型の第６のトランジ
スタに入力してその出力を第２の出力端子に出力し、第
１，第２の出力端子を互いに他方の出力端子出力に応じ
て第１の電位に接続する第１導電型の第２のトランジス
タと第２導電型の第５のトランジスタを設けることによ
り、回路を、第１導電型のトランジスタ５個、第２導電
型のトランジスタ３個の計８個のトランジスタで構成す
るようにしたので、従来よりも素子数が少なくなり、集
積化した場合には、チップ面積が小さくなるという効果
がある。
ック発生回路によれば、クロック入力を第１導電型の第
１のトランジスタと第２導電型の第３のトランジスタに
入力してその出力を第１の出力端子に出力するとともに
、クロック入力をＣＭＯＳインバータを介して第１導電
型の第４のトランジスタと第２導電型の第６のトランジ
スタに入力してその出力を第２の出力端子に出力し、第
１，第２の出力端子を互いに他方の出力端子出力に応じ
て第１の電位に接続する第１導電型の第２のトランジス
タと第２導電型の第５のトランジスタを設けることによ
り、回路を、第１導電型のトランジスタ５個、第２導電
型のトランジスタ３個の計８個のトランジスタで構成す
るようにしたので、従来よりも素子数が少なくなり、集
積化した場合には、チップ面積が小さくなるという効果
がある。
【図１】この発明に係る２相クロック発生回路の一実施
例を示す回路図である。
例を示す回路図である。
【図２】従来の２相クロック発生回路を示す回路図であ
る。
る。
Ａ 入力端子
Ｂ 第１の出力端子
Ｃ 第２の出力端子
１ ＰＭＯＳトランジスタ
２ ＮＭＯＳトランジスタ
３ ＮＭＯＳトランジスタ
４ ＰＭＯＳトランジスタ
５ ＰＭＯＳトランジスタ
７ ＰＭＯＳトランジスタ
８ ＰＭＯＳトランジスタ
９ ＮＭＯＳトランジスタ
２０ 電源
３０ ＣＭＯＳインバータ
Claims (1)
- 【請求項１】 １種類のクロックが入力される入力端
子と、制御電極が前記入力端子に、第１の電極が第１の
電位に、第２の電極が第１の出力端子に各々接続された
第１導電型の第１のトランジスタと、制御電極が第２の
出力端子に、第１の電極が前記第１の電位に、第２の電
極が前記第１の出力端子に各々接続された第１導電型の
第２のトランジスタと、制御電極が前記入力端子に、第
１の電極が前記第１の出力端子に、第２の電極が第２の
電位に各々接続された第２導電型の第３のトランジスタ
と、入力が前記入力端子に接続されたインバータと、制
御電極が前記インバータの出力に、第１の電極が前記第
１の電位に、第２の電極が前記第２の出力端子に各々接
続された第１導電型の第４のトランジスタと、制御電極
が前記第１の出力端子に、第１の電極が前記第１の電位
に、第２の電極が前記第２の出力端子に各々接続された
第１導電型の第５のトランジスタと、制御電極が前記イ
ンバータの出力に、第１の電極が前記第２の出力端子に
、第２の電極が前記第２の電位に各々接続された第２導
電型の第６のトランジスタとを備えたことを特徴とする
２相クロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163936A JPH04361421A (ja) | 1991-06-07 | 1991-06-07 | ２相クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163936A JPH04361421A (ja) | 1991-06-07 | 1991-06-07 | ２相クロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04361421A true JPH04361421A (ja) | 1992-12-15 |
Family
ID=15783640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3163936A Pending JPH04361421A (ja) | 1991-06-07 | 1991-06-07 | ２相クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04361421A (ja) |
-
1991
- 1991-06-07 JP JP3163936A patent/JPH04361421A/ja active Pending
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