JPH04367044A - キャッシュメモリ - Google Patents
キャッシュメモリInfo
- Publication number
- JPH04367044A JPH04367044A JP3142833A JP14283391A JPH04367044A JP H04367044 A JPH04367044 A JP H04367044A JP 3142833 A JP3142833 A JP 3142833A JP 14283391 A JP14283391 A JP 14283391A JP H04367044 A JPH04367044 A JP H04367044A
- Authority
- JP
- Japan
- Prior art keywords
- data
- cpu
- cache memory
- address
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュメモリに関し
、特にＣＰＵ以外のバスマスタからのメインメモリライ
ト時に、そのライトアドレスとライトデータとを入力す
ることを可能としたキャッシュメモリに関する。
、特にＣＰＵ以外のバスマスタからのメインメモリライ
ト時に、そのライトアドレスとライトデータとを入力す
ることを可能としたキャッシュメモリに関する。
【０００２】
【従来の技術】従来、この種のキャッシュメモリは、Ｃ
ＰＵ以外のバスマスタからメインメモリに対してデータ
ライト動作が行なわれると、メインメモリとキャッシュ
メモリ内部の同一アドレスのデータの一致性を保つ為、
データライトされたメインメモリのアドレスをモニタし
てそのアドレスがキャッシュメモリ内部に存在した場合
にはそのアドレスを無効化し、ＣＰＵが同一アドレスを
リードした際にはキャッシュメモリ内部のデータを出力
せずにメインメモリからデータを読み込むようにして、
常に最新のデータをＣＰＵがリードできるようになって
いた。
ＰＵ以外のバスマスタからメインメモリに対してデータ
ライト動作が行なわれると、メインメモリとキャッシュ
メモリ内部の同一アドレスのデータの一致性を保つ為、
データライトされたメインメモリのアドレスをモニタし
てそのアドレスがキャッシュメモリ内部に存在した場合
にはそのアドレスを無効化し、ＣＰＵが同一アドレスを
リードした際にはキャッシュメモリ内部のデータを出力
せずにメインメモリからデータを読み込むようにして、
常に最新のデータをＣＰＵがリードできるようになって
いた。
【０００３】
【発明が解決しようとする課題】上述した従来のキャッ
シュメモリは、ＣＰＵ以外のバスマスタからのメインメ
モリへのライト動作に対しては同一アドレスを無効化し
てしまうので、このライト動作以後のＣＰＵからの同一
アドレスへのリード動作に対しては、キャッシュメモリ
は内部データを出力せずに低速なメインメモリから書き
替えられた正しいデータをリードしてＣＰＵに出力する
ので、ＣＰＵの性能の低下をまねき、特に異なったプロ
グラムを頻繁にＣＰＵ以外のバスマスタによりダウンロ
ードするマルチタスクシステム等ではこの傾向が顕著と
なるという欠点がある。
シュメモリは、ＣＰＵ以外のバスマスタからのメインメ
モリへのライト動作に対しては同一アドレスを無効化し
てしまうので、このライト動作以後のＣＰＵからの同一
アドレスへのリード動作に対しては、キャッシュメモリ
は内部データを出力せずに低速なメインメモリから書き
替えられた正しいデータをリードしてＣＰＵに出力する
ので、ＣＰＵの性能の低下をまねき、特に異なったプロ
グラムを頻繁にＣＰＵ以外のバスマスタによりダウンロ
ードするマルチタスクシステム等ではこの傾向が顕著と
なるという欠点がある。
【０００４】本発明の目的は上述した欠点を除去し、Ｃ
ＰＵと異るバスマスタからのメインメモリへのライト動
作に対してもＣＰＵの性能低下をもたらさなくてすむキ
ャッシュメモリを提供することにある。
ＰＵと異るバスマスタからのメインメモリへのライト動
作に対してもＣＰＵの性能低下をもたらさなくてすむキ
ャッシュメモリを提供することにある。
【０００５】
【課題を解決するための手段】本発明のキャッシュメモ
リは、ＣＰＵから送出されるアドレスに対してデータを
リードまたはライトするＣＰＵ側アクセスポートと、メ
インメモリへデータのリードまたはライトが可能であり
かつＣＰＵ以外のバスマスタがメインメモリにデータを
ライトしたときにそのアドレスとデータを入力して自己
のデータを更新するメインメモリ側アクセスポートとを
備えて構成される。
リは、ＣＰＵから送出されるアドレスに対してデータを
リードまたはライトするＣＰＵ側アクセスポートと、メ
インメモリへデータのリードまたはライトが可能であり
かつＣＰＵ以外のバスマスタがメインメモリにデータを
ライトしたときにそのアドレスとデータを入力して自己
のデータを更新するメインメモリ側アクセスポートとを
備えて構成される。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例の構成図である。
【０００８】図１に示す実施例は、本発明になるキャッ
シュメモリを採用して構成したコンピュータシステムの
一例を示し、ＣＰＵ１と、本発明のキャッシュメモリ２
と、メインメモリ５と、ＣＰＵ１以外のバスマスタとし
てのＤＭＡ（ＤｉｒｅｃｔＭｅｍｏｒｙ Ａｃｃｅｓ
ｓ）コントローラ７と、システムアドレスバス３、シス
テムコントロールバス４およびシステムデータバス６の
各バスを含むシステムバスを備えて成る。
シュメモリを採用して構成したコンピュータシステムの
一例を示し、ＣＰＵ１と、本発明のキャッシュメモリ２
と、メインメモリ５と、ＣＰＵ１以外のバスマスタとし
てのＤＭＡ（ＤｉｒｅｃｔＭｅｍｏｒｙ Ａｃｃｅｓ
ｓ）コントローラ７と、システムアドレスバス３、シス
テムコントロールバス４およびシステムデータバス６の
各バスを含むシステムバスを備えて成る。
【０００９】次に、本実施例の動作について説明する。
【００１０】ＣＰＵ１は、キャッシュメモリ２に対して
リード動作あるいはライト動作を行なう。
リード動作あるいはライト動作を行なう。
【００１１】リード動作の場合、リードすべきアドレス
がキャッシュメモリ２内部に存在する時には、ＣＰＵ１
はキャッシュメモリ２から高速にデータをリードするこ
とが可能である。
がキャッシュメモリ２内部に存在する時には、ＣＰＵ１
はキャッシュメモリ２から高速にデータをリードするこ
とが可能である。
【００１２】リードすべきアドレスがキャッシュメモリ
２内部に存在しない時には、キャッシュメモリ２はシス
テムアドレスバス３にリードすべきアドレス、システム
コントロールバス４にはコントロール信号を出力してメ
インメモリ５をアクセスすることにより、システムデー
タバス５を経由してデータを読み出しＣＰＵ１に出力し
てリード動作を終了させるとともに、読みこんだデータ
をキャッシュメモリ２内部に存在させることによって、
以後このアドレスをＣＰＵ１がリードした場合に低速な
メインメモリ５にアクセスすることなしに高速にキャッ
シュメモリ２からデータを出力可能となる。
２内部に存在しない時には、キャッシュメモリ２はシス
テムアドレスバス３にリードすべきアドレス、システム
コントロールバス４にはコントロール信号を出力してメ
インメモリ５をアクセスすることにより、システムデー
タバス５を経由してデータを読み出しＣＰＵ１に出力し
てリード動作を終了させるとともに、読みこんだデータ
をキャッシュメモリ２内部に存在させることによって、
以後このアドレスをＣＰＵ１がリードした場合に低速な
メインメモリ５にアクセスすることなしに高速にキャッ
シュメモリ２からデータを出力可能となる。
【００１３】ライト動作の場合には、ライトすべきアド
レスがキュッシュメモリ２内部に存在する時には、キャ
ッシュメモリ２は自己のデータをライトされたデータに
更新すると同時にメインメモリ５に対してもシステムバ
スを経由してライトサイクルを起動する。
レスがキュッシュメモリ２内部に存在する時には、キャ
ッシュメモリ２は自己のデータをライトされたデータに
更新すると同時にメインメモリ５に対してもシステムバ
スを経由してライトサイクルを起動する。
【００１４】ライトすべきアドレスがキャッシュメモリ
２内部に存在しない時には、自己のデータは更新せず、
その他の動作はライトすべきアドレスがキュッシュメモ
リ２内部に存在する時と同様である。
２内部に存在しない時には、自己のデータは更新せず、
その他の動作はライトすべきアドレスがキュッシュメモ
リ２内部に存在する時と同様である。
【００１５】ＣＰＵ１以外のバスマスタであるＤＭＡコ
ントローラ７は、キャッシュメモリ２がシステムバスを
使用していない場合にシステムバスを経由してメインメ
モリ５をアクセスすることができる。
ントローラ７は、キャッシュメモリ２がシステムバスを
使用していない場合にシステムバスを経由してメインメ
モリ５をアクセスすることができる。
【００１６】ＤＭＡコントローラ７がリード動作を行な
った場合、キャッシュメモリ２は何ら影響を受けること
がない。ＤＭＡコントローラ７がライト動作を行なった
場合には、キャッシュメモリ２はシステムアドレスバス
３からアドレスを入力し、そのアドレスがキャッシュメ
モリ２内部に存在するか否かをテストする。もし存在す
れば、システムデータバス６からデータを取り込みキャ
ッシュメモリ２内部のそのアドレスに対するデータを更
新する。
った場合、キャッシュメモリ２は何ら影響を受けること
がない。ＤＭＡコントローラ７がライト動作を行なった
場合には、キャッシュメモリ２はシステムアドレスバス
３からアドレスを入力し、そのアドレスがキャッシュメ
モリ２内部に存在するか否かをテストする。もし存在す
れば、システムデータバス６からデータを取り込みキャ
ッシュメモリ２内部のそのアドレスに対するデータを更
新する。
【００１７】
【発明の効果】以上説明したよう本発明は、ＣＰＵ以外
のバスマスタからのメインメモリに対するデータライト
動作のアドレスとデータを入力してキャッシュメモリを
更新することを可能とすることにより、ＣＰＵ以外のバ
スマスタのデータライト動作以後もＣＰＵからの同一ア
ドレスに対するリード動作に対してキャッシュメモリか
ら高速にデータを出力することができるという効果があ
る。
のバスマスタからのメインメモリに対するデータライト
動作のアドレスとデータを入力してキャッシュメモリを
更新することを可能とすることにより、ＣＰＵ以外のバ
スマスタのデータライト動作以後もＣＰＵからの同一ア
ドレスに対するリード動作に対してキャッシュメモリか
ら高速にデータを出力することができるという効果があ
る。
【図１】本発明の一実施例の構成図である。
１ ＣＰＵ
２ キャッシュメモリ
３ システムアドレスバス
４ システムコントロールバス
５ メインメモリ
６ システムデータバス
７ ＤＭＡコントローラ
Claims (1)
- 【請求項１】 ＣＰＵから送出されるアドレスに対し
てデータをリードまたはライトするＣＰＵ側アクセスポ
ートと、メインメモリへデータのリードまたはライトが
可能でありかつＣＰＵ以外のバスマスタがメインメモリ
にデータをライトしたときにそのアドレスとデータを入
力して自己のデータを更新するメインメモリ側アクセス
ポートとを備えて成ることを特徴とするキャッシュメモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3142833A JPH04367044A (ja) | 1991-06-14 | 1991-06-14 | キャッシュメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3142833A JPH04367044A (ja) | 1991-06-14 | 1991-06-14 | キャッシュメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04367044A true JPH04367044A (ja) | 1992-12-18 |
Family
ID=15324680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3142833A Pending JPH04367044A (ja) | 1991-06-14 | 1991-06-14 | キャッシュメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04367044A (ja) |
-
1991
- 1991-06-14 JP JP3142833A patent/JPH04367044A/ja active Pending
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