JPH04368069A - ローパスフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、ディジタル化された画
像信号処理に用いられるＦＩＲ型のローパスフィルタ（
以下、「ＬＰＦ」という）の改良に関する。 【０００２】 【従来の技術】ビデオカメラでは、撮像手段，たとえば
ＣＣＤイメージセンサの出力においては、輝度信号に色
差信号が重畳されている。このため、ディジタル化され
たセンサ出力に対し，ラッチ，ＬＰＦによるフィルタリ
ングの処理を行った後に色分離回路による処理が行われ
て色差信号が取り出されるようになっている。この場合
に使用されるＬＰＦとしては、たとえばカットオフ周波
数が１．３ＭＨｚ程度，阻止周波数帯域の減衰率がー４
０ｄＢ以下のものが必要とされる。 【０００３】このような特性のＬＰＦは、直線位相であ
るＦＩＲフィルタとして図４のように実現される。この
フィルタのサンプリング周波数は、入力カラー信号のサ
ブキャリア周波数Ｆｓｃに対して、たとえば４×Ｆｓｃ
＝１４．３ＭＨｚに設定される。同図において、入力端
子ＴＡは、直列接続されたクロック周期Ｔの遅延回路（
ラッチ回路）Ｔ０１〜Ｔ１４の入力側に接続されている
。入力端子ＴＡ及び各遅延回路Ｔ０１〜Ｔ１４の出力側
には、乗算回路Ｍ００〜Ｍ１４の入力側が各々接続され
ており、これらの乗算回路Ｍ００〜Ｍ１４の出力側は、
加算器ＡＤの入力側にいずれも接続されている。そして
、この加算器ＡＤの出力側が出力端子ＴＢに接続されて
いる。 【０００４】この従来例によれば、遅延回路Ｔ０１〜Ｔ
１４によって各々遅延を受けた信号に対し、乗算回路Ｍ
００〜Ｍ１４によって図示した係数（正負の符号も含む
）による乗算が各々行われ、それらの演算結果が加算器
ＡＤで加算される。そして、加算結果がフィルタリング
出力として出力端子ＴＢから出力される。 【０００５】 【発明が解決しようとする課題】しかしながら、以上の
ような従来技術では、次のような不都合がある。 （１）ＬＰＦの減衰特性を急峻にするためには、段数を
多くとる必要がある。しかし、段数を多くすると多数の
乗算回路が必要となる。各乗算回路自体はゲートの規模
の大きな回路構成となっているので、ＬＰＦ全体でみる
と非常に大きな回路規模となってしまう。 【０００６】（２）逆に段数を減らして回路規模を小さ
くすると、ＬＰＦとしての減衰特性がなだらかになって
しまい、所望の特性が得られない。本発明は、この点に
着目したもので、特性の低下を抑制しつつ効果的に回路
規模を低減することができるＬＰＦを提供することを、
その目的とする。 【０００７】 【課題を解決するための手段】本発明は、直列接続され
た複数段の遅延回路からのタップ出力に、所定の演算を
行ってフィルタリング後のディジタル信号を得るＦＩＲ
型のローパスフィルタにおいて、前記タップ出力のうち
、同一の演算が行われるものを加算する加算手段と、こ
れによる加算後の信号に対し、演算のタイミング合わせ
のための信号遅延を行う遅延手段と、これによるタイミ
ング合わせを受けつつ２のべき乗，加算又は減算のいず
れかの演算を逐次行って近似的にフィルタリングのため
の演算を行う演算手段とを備えたことを特徴とする。 本発明の主要な態様によれば、遅延回路として、クロッ
ク周期Ｔの２倍の遅延を行う遅延回路が用いられる。 【０００８】 【作用】本発明によれば、各遅延回路からの遅延出力に
対し、まず同様の演算が行われるものの加算が行われる
。そして、その加算結果に対して所定の演算が行われる
。。このとき、必要に応じてタイミング合わせのための
信号遅延が行われる。また、演算手段として、２のべき
乗による乗算器と加減算器を組み合わせた近似回路が用
いられる。 【０００９】 【実施例】以下、本発明によるＬＰＦの実施例について
、添付図面を参照しながら説明する。なお、上述した従
来例と同様または相当する構成部分については、同一の
符号を用いる。 ＜全体構成＞最初に、本発明が適用されるビデオカメラ
の信号処理系の全体構成を、図３を参照しながら説明す
る。同図において、ＣＣＤイメージセンサ１００から出
力された画像信号は、相関二重サンプリング回路１０２
に供給され、ここで断続的な信号が連続した信号に変換
される。変換後の画像信号は、ＡＧＣ回路１０４による
ゲイン制御，Ａ／Ｄ変換回路１０６によるディジタル変
換処理，ＯＢ（Ｏｐｔｉｃａｌ　Ｂｌａｃｋ）クランプ
回路１０８によるセットアップレベル設定の後、一方に
おいてＹ（輝度）プロセス回路１１０に供給される。そ
して、ここでＹ信号が生成出力される。 【００１０】ＯＢクランプ回路１０８の出力信号は、他
方において以下のＣ（色）信号処理部のラッチ回路１１
２，１１４、スライス回路１１６にも供給される。ラッ
チ回路１１２，１１４では、入力画像信号が画素毎に交
互にラッチされ、ラッチ後の画像信号がローパスフィル
タ（ＬＰＦ）１１８，１２０を介して色分離回路１２２
に各々供給される。 【００１１】色分離回路１２２では、それらの入力信号
，及びデータバス１２４からの入力信号を利用して加算
，減算，乗算の演算が行われ、たとえばＲ（赤）とＢ（
青）が１Ｈ（水平走査期間）毎に入れ替わる線順次色信
号であるＲ／Ｂ信号，ＹＬ信号（２Ｒ＋３Ｇ＋２Ｂ）が
各々得られる。これらのうち、Ｒ／Ｂ信号はホワイトバ
ランス回路１２５によるホワイトバランス処理の後ガン
マ補正回路１２６に供給され、ＹＬ信号はそのままガン
マ補正回路１２６に供給される。ガンマ補正回路１２６
では、各入力信号に対して必要なガンマ補正が行われ、
補正後の信号は減算回路１２８に各々供給される。 【００１２】減算回路１２８では、Ｒ／Ｂ信号からＹＬ
信号が減算され、これによってＲ−Ｙ／Ｂ−Ｙの線順次
色差信号が生成される。この線順次色差信号は、クロマ
ゲイン回路１３０による増幅処理の後、同時化・雑音除
去回路１３２に供給される。同時化・雑音除去回路１３
２では、入力された線順次信号の同時化処理と雑音除去
の処理が各々行われ、処理後の同時化信号が色差マトリ
クス回路１３４に供給される。 【００１３】色差マトリクス回路１３４では、入力同時
化信号に対するマトリクス処理が行われ、Ｒ−Ｙ，Ｂ−
Ｙの色差信号が各々得られる。これらの色差信号は、色
消し回路１３６による色偽信号発生防止のための色消し
処理，ベースクリップ回路１３８によるクリップ処理，
エンコーダ１４０による混合処理が各々行われて、色に
じみなどの生じないＣ（色）信号が最終的に安定して得
られる。 【００１４】＜実施例１＞次に、図１を参照しながら、
ＬＰＦ１１８又は１２０の実施例１について説明する。 同図において、入力端子ＴＡ又は遅延回路Ｔ０１〜Ｔ１
４のうち、遅延回路Ｔ０６，Ｔ０８の各出力側は、加算
器１０の加算入力側に各々接続されている。遅延回路Ｔ
０５，Ｔ０９の各出力側は、加算器１２の加算入力側に
各々接続されている。遅延回路Ｔ０４，Ｔ１０の各出力
側は、加算器１４の加算入力側に各々接続されている。 遅延回路Ｔ０２，Ｔ１２の各出力側は、加算器１６の加
算入力側に各々接続されている。遅延回路Ｔ０１，Ｔ１
３の各出力側は、加算器１８の加算入力側に各々接続さ
れている。入力端子ＴＡ及び遅延回路Ｔ１４の出力側は
、加算器２０の加算入力側に各々接続されている。 【００１５】また、遅延回路Ｔ１０の出力側は、近似回
路２２の入力側に接続されている。また、加算器１０の
加算出力側は、遅延回路２４を介して近似回路２６の入
力側に接続されている。加算器１２の加算出力側は、近
似回路２８の入力側に接続されている。加算器１４の加
算出力側は、遅延回路３０を介して近似回路３２の入力
側に接続されている。更に、加算器１６，１８，２０の
加算出力側は、近似回路３４，３６，３８の各入力側に
各々接続されている。 【００１６】次に、近似回路２６，２８，３２，３４，
３６，３８の各出力側には、遅延回路４０，４２，４４
，４６，４８，５０の入力側が各々接続されている。 遅延回路４０，４４の各出力側は加算器５２の加算入力
側に各々接続されている。遅延回路４２の出力側は減算
器５４のプラス入力側に接続されており、遅延回路４６
の出力側は減算器５４のマイナス入力側に接続されてい
る。また、遅延回路４８，５０の出力側は、加算器５６
の加算入力側に各々接続されている。 【００１７】減算器５４の減算出力側は減算器５８のプ
ラス入力側に接続されており、加算器５６の加算出力側
は減算器５８のマイナス入力側に接続されている。減算
器５８の減算出力側は、遅延回路６０を介して、加算器
５２の加算出力側とともに、加算器６２の加算入力側に
各々接続されている。加算器６２の加算出力側は、遅延
回路６４を介して、近似回路２２の出力側とともに、加
算器６６の加算入力側に各々接続されている。そして、
加算器６６の加算出力側が出力端子ＴＢに接続されてい
る。 【００１８】次に、各近似回路について説明する。なお
、表１，表２には、乗算係数と近似回路の関係がまとめ
て示されている。 【００１９】 【表１】 【００２０】 【表２】 【００２１】まず、近似回路２２は、図４の乗算回路Ｍ
０７の係数０．２５０５４１を、０．２５０５４１≒０
．２５＝１／（２２）と近似するもので、２のべき乗の
乗算器２２Ａによって構成されている。近似回路２６は
、図４の乗算回路Ｍ０６の係数を、０．２１５２８５≒
０．２１４８４３７５＝｛１／（２２）｝−｛１／（２
５）｝−｛１／（２８）｝と近似するもので、２のべき
乗の乗算器２６Ａ，２６Ｂ，２６Ｃと、加算器２６Ｄ，
減算器２６Ｅによって構成されている。 【００２２】近似回路２８は、図４の乗算回路Ｍ０５の
係数を、０．１３１８５８≒０．１３２８１２５＝｛１
／（２３）｝＋｛１／（２７）｝と近似するもので、２
のべき乗の乗算器２８Ａ，２８Ｂと、加算器２８Ｃによ
って構成されている。近似回路３２は、図４の乗算回路
Ｍ０４の係数を、０．０４８２７８≒０．０４８８２８
１２５＝｛１／（２５）｝＋｛１／（２６）｝＋｛１／
（２９）｝と近似するもので、２のべき乗の乗算器３２
Ａ，３２Ｂ，３２Ｃと、加算器３２Ｄ，３２Ｅによって
構成されている。 【００２３】近似回路３４は、図４の乗算回路Ｍ０２の
係数を、０．０１１４２７≒０．０１１７１８７５＝｛
１／（２７）｝＋｛１／（２８）｝と近似するもので、
２のべき乗の乗算器３４Ａ，３４Ｂと、加算器３４Ｃと
によって構成されている。近似回路３６は、図４の乗算
回路Ｍ０１の係数を、０．００６６７４≒０．００６８
３５９３７５＝｛１／（２７）｝−｛１／（２１０）｝
と近似するもので、２のべき乗の乗算器３６Ａ，３６Ｂ
と、減算器３６Ｃとによって構成されている。 【００２４】近似回路３８は、図４の乗算回路Ｍ００の
係数を、０．００２５７６≒　０．００２９２９６８７
５＝｛１／（２９）｝＋｛１／（２１０）｝と近似する
もので、２のべき乗の乗算器３８Ａ，３８Ｂと、加算器
３８Ｃとによって構成されている。　　なお、遅延回路
Ｔ０３，Ｔ１１の出力については、表２に示すように係
数を「０」と近似している。このため、それらの出力に
ついては格別の演算は行われない。　　　　 【００２５】次に、加算器１０，１２，１４，１６，１
８，２０は、入力信号又は遅延回路Ｔ０１〜Ｔ１４の出
力信号うち、乗算すべき係数が等しいものを加算するた
めのものである。図４において、乗算回路Ｍ００〜Ｍ１
４の各係数を比較すると、８タップ目を中心に前後対称
な値となっており、同一係数のものが加算器１０，１２
，……，２０によって、加算されるようになっている。 【００２６】次に、ＬＰＦのクロック周波数がたとえば
１４．３ＭＨｚ程度になると、信号加算あるいは減算を
２回行う毎に遅延（ラッチ）処理を行って、各演算のタ
イミング合わせを行う必要がある。このため、遅延回路
２４，３０，４０，４２，４４，４６，４８，５０，６
０，６４が各々必要箇所に設けられている。 【００２７】また、このような時間遅延のため、本実施
例では、図４の従来例と比較して３Ｔの遅延をもって出
力が行われるようになっている。たとえば、加算器１２
の出力は、遅延回路４２，６０，６４によって合計３Ｔ
の遅延を受ける。加算器２０の出力は、遅延回路５０，
６０，６４によって合計３Ｔの遅延を受ける。更に、こ
れに伴って、近似回路２２の出力も同様に３Ｔの遅延を
行う必要がある。本実施例では、遅延回路Ｔ０７よりも
３Ｔ後の遅延回路Ｔ１０の出力を近似回路２２の入力と
することで、その目的を達成している。 【００２８】次に、加算器５２，５６，６２，６６、減
算器５４，５８は、図４における乗算回路Ｍ００，Ｍ０
１，Ｍ０２，Ｍ０３，Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４
の負符号演算と加算器ＡＤによる加算演算を行うための
ものである。たとえば、加算器１８の出力は、減算器５
８によって減算されるようになっている。 【００２９】次に、以上のように構成された実施例１の
全体的動作について説明する。処理対象の信号は、たと
えば図３のラッチ回路１１２，１１４から入力端子ＴＡ
に入力される。入力信号は、遅延回路Ｔ０１〜Ｔ１４に
より順にＴの遅延を受け、各タップから遅延後の信号が
出力される。たとえば、遅延回路Ｔ０２からは２Ｔ遅延
後の信号が出力され、遅延回路Ｔ０７からは７Ｔ遅延後
の信号が出力される。 【００３０】これらの信号は、加算器１０，１２，１４
，１６，１８，２０において各々対応するものが加算さ
れ、加算後の信号に対して近似回路２６，２８，３２，
３４，３６，３８による近似演算が各々行われる。 そして、近似演算後の信号に対して、加算器５２，５６
，６２，６６，減算器５４，５８による演算が行われる
。このとき、遅延回路２４，３０，４０，４２，４４，
４６，４８，５０，６０，６４によって信号演算のタイ
ミング合わせが行われ、出力端子ＴＢからフィルタリン
グ処理された信号が出力されることになる。 【００３１】このように、本実施例によれば、各タップ
出力の同一の係数による乗算が行われるものが、まず加
算器１０，１２，…，２０によって加算され、その後乗
算が行われる。従って、乗算回路は図４の従来例と比較
してほぼ半数でよい。また、各乗算回路は、２のべき乗
の乗算器と加減算器による近似回路によって構成されて
いるので、回路規模は大幅に低減される。 【００３２】＜実施例２＞次に、図２を参照しながら、
本発明の実施例２について説明する。なお、上述した実
施例１と同様又は相当する構成部分には、同一の符号を
用いることとする。 【００３３】同図において、入力端子ＴＡは、２Ｔの遅
延回路Ｔ２１〜Ｔ２７の直列回路が接続されている。こ
れらのうち、遅延回路Ｔ２２，Ｔ２３の各出力側は、加
算器７０の加算入力側に各々接続されている。遅延回路
Ｔ２２，Ｔ２４の各出力側は、加算器７２の加算入力側
に各々接続されている。遅延回路Ｔ２１，Ｔ２４の各出
力側は、加算器７４の加算入力側に各々接続されている
。遅延回路Ｔ２１，Ｔ２６の各出力側は、加算器７６の
加算入力側に各々接続されている。入力端子ＴＡと遅延
回路Ｔ２６の出力側は、加算器７８の加算入力側に各々
接続されている。入力端子ＴＡと遅延回路Ｔ２７の出力
側は、加算器８０の加算入力側に各々接続されている。 【００３４】また、遅延回路Ｔ２４の出力側は、近似回
路２２の入力側に接続されている。また、加算器７０の
加算出力側は、遅延回路２４を介して近似回路２６の入
力側に接続されている。加算器７２の加算出力側は、近
似回路２８の入力側に接続されている。加算器７４の加
算出力側は、遅延回路３０を介して近似回路３２の入力
側に接続されている。更に、加算器７６，７８，８０の
加算出力側は、近似回路３４，３６，３８の各入力側に
各々接続されている。 【００３５】次に、近似回路３６の出力側には、２Ｔの
遅延回路８２の入力側に接続されている。遅延回路４０
，４２の出力側は、加算器８４の加算入力側に各々接続
されている。この加算器８４の加算出力側は、遅延回路
４４の出力側とともに、加算器８６の加算入力側に接続
されている。他方、遅延回路４６，８２の出力側は加算
器８８の加算入力側に接続されており、加算器８８の加
算出力側は、遅延回路５０の出力側とともに加算器９０
の加算入力側に接続されている。 【００３６】次に、加算器８６の加算出力側は遅延回路
９２の入力側に接続されており、遅延回路９２の出力側
は、近似回路２２の出力側とともに、加算器９４の加算
入力側に接続されている。加算器９４の加算出力側は、
遅延回路９６を介して減算回路９８のプラス入力側に接
続されている。他方、加算器９０の加算出力側は、遅延
回路９７を介して減算器９８のマイナス入力側に接続さ
れており、この減算器９８の減算出力側が出力端子ＴＢ
に接続されている。 【００３７】次に、以上のような本実施例の構成につい
て更に詳細に説明する。まず、加算器７０と近似回路２
６に着目する。加算器７０では、遅延回路Ｔ２２，Ｔ２
３の出力が加算されるようになっている。すなわち、２
Ｔの遅延関係にある信号が加算されるようになっている
。他方、図４において遅延回路Ｔ０６，Ｔ０８の出力に
着目すると、両者は２Ｔの遅延関係となっており、それ
らの乗算回路Ｍ０６，Ｍ０８の係数は０．２１５２８５
で一致する。 この係数は、表１に示したように近似回路２６で近似で
きるので、加算器７０の出力側に近似回路２６が接続さ
れている。 【００３８】同様にして、加算器７２では、４Ｔの遅延
関係にある信号の加算が行われるようになっている。図
４では、遅延回路Ｔ０５，Ｔ０９の出力が４Ｔの遅延関
係となっており、それらの乗算回路Ｍ０５，Ｍ０９の係
数は０．１３１８５８で一致する。この係数は、表１に
示したように近似回路２８で近似できるので、加算器７
２の出力側に近似回路２８が接続されている。他の加算
器７４，７６，７８，８０と近似回路３２，３４，３６
，３８についても同様である。 【００３９】本実施例では、図４の従来と比較して２Ｔ
の遅延をもって信号出力が行われるようになっている。 近似回路２２の信号については、遅延回路Ｔ２４の出力
を利用するとともに、遅延回路９６による遅延を行って
、結果的に２Ｔの遅延が行われるようになっている。 【００４０】ところが、加算器７０の出力については、
遅延回路２４，４０，９２，９６によって４Ｔの遅延が
行われるようになっている。これは、次のような理由に
よる。この加算器７０の入力は、上述したように遅延回
路Ｔ２２，Ｔ２３の出力である。これらは、図１では、
遅延回路Ｔ０４，Ｔ０６の出力に対応する。ところが、
それらと近似回路２６に対応する乗算回路Ｍ０６，Ｍ０
８の入力との間には、２Ｔの遅延が存在する。そこで、
図１と同様の演算を行うために、加算器７０の出力に対
し更に２Ｔの遅延が行われるようになっている。他の加
算器出力に対しても、遅延回路３０，４２，４４，４６
，８２，５０，９２，９７，９６によって、同様に必要
な遅延処理が行われるようになっている。 【００４１】また、加算器８４，８６，８８，９０，９
４、減算器９８は、図４における乗算回路Ｍ００，Ｍ０
１，Ｍ０２，Ｍ０３，Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４
の負符号演算と加算器ＡＤによる加算演算を行うための
ものである。次に、以上のように構成された実施例２の
全体的動作について説明すると、処理対象の信号は、遅
延回路Ｔ２１〜Ｔ２７により順に２Ｔの遅延を受け、各
タップから遅延後の信号が出力される。 【００４２】これらの信号は、加算器７０，７２，７４
，７６，７８，８０において各々対応するものが加算さ
れ、加算後の信号に対して近似回路２６，２８，３２，
３４，３６，３８による近似演算が各々行われる。 そして、近似演算後の信号に対して、加算器８４，８６
，８８，９０，９４、減算器９８による演算が行われる
。このとき、遅延回路２４，３０，４０，４２，４４，
４６，５０，８２，９２，９６，９７によって信号演算
のタイミング合わせが行われ、出力端子ＴＢからフィル
タリング処理された信号が出力されることになる。 【００４３】この実施例２では、２Ｔの遅延回路が用い
られているためタップ取り出しは図４のように対象とは
なっていないが、遅延を適宜行うことで各信号間の遅延
時間差は同様となっており、実施例１よりも更に回路規
模を縮小することができる。 【００４４】＜他の実施例＞なお、本発明は、何ら上記
実施例に限定されるものではなく、同様の作用を奏する
ように種々設計変更可能である。たとえば、図１，図２
のタップ数，回路構成，表１，表２に示した近似回路の
構成を他の態様とすることは可能であり、これらのもの
も本発明に含まれる。 【００４５】 【発明の効果】以上説明したように、本発明によるロー
パスフィルタによれば、対応する遅延信号の加算を行っ
た後に、近似回路による乗算を行うこととしたので、特
性の低下を抑制しつつ効果的に回路規模を低減すること
ができるという効果がある。

【図面の簡単な説明】

【図１】本発明によるローパスフィルタの実施例１を示
す構成図である。

【図２】本発明の実施例２を示す構成図である。

【図３】ビデオカメラにおける信号処理系の一例を示す
構成図である。

【図４】ローパスフィルタの従来例を示す構成図である
。

【符号の説明】

１０，１２，１４，１６，１８，２０，７０，７２，７
４，７６，７８，８０…加算器（加算手段）、２２，２
６，２８，３２，３４，３６，３８…近似回路（演算手
段）、２２Ａ，２６Ａ，２６Ｂ，２６Ｃ，２８Ａ，２８
Ｂ，３２Ａ，３２Ｂ，３２Ｃ，３４Ａ，３４Ｂ，３６Ａ
，３６Ｂ，３８Ａ，３８Ｂ…べき乗の乗算器（演算手段
）、２４，３０，４０，４２，４４，４６，４８，５０
，６０，６４，８２，９２，９６，９７…遅延回路（遅
延手段）、２６Ｄ，２８Ｃ，３２Ｄ，３２Ｅ，３４Ｃ，
３８Ｃ，５２，５６，６２，６６，８４，８６，８８，
９０，９４…加算器（演算手段）、２６Ｅ，３６Ｃ，５
４，５８，９８…減算回路（演算回路）、Ｔ０１〜Ｔ１
４，Ｔ２１〜Ｔ２７…遅延回路、ＴＡ，ＴＢ…端子。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　直列接続された複数段の遅延回路から
   のタップ出力に、所定の演算を行ってフィルタリング後
   のディジタル信号を得るＦＩＲ型のローパスフィルタに
   おいて、前記タップ出力のうち、同一の演算が行われる
   ものを加算する加算手段と、これによる加算後の信号に
   対し、演算のタイミング合わせのための信号遅延を行う
   遅延手段と、これによるタイミング合わせを受けつつ２
   のべき乗，加算又は減算のいずれかの演算を逐次行って
   近似的にフィルタリングのための演算を行う演算手段と
   を備えたことを特徴とするローパスフィルタ。