JPH04372149A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04372149A JPH04372149A JP3149084A JP14908491A JPH04372149A JP H04372149 A JPH04372149 A JP H04372149A JP 3149084 A JP3149084 A JP 3149084A JP 14908491 A JP14908491 A JP 14908491A JP H04372149 A JPH04372149 A JP H04372149A
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- semiconductor integrated
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- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims description 11
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
- H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
- H10D84/615—Combinations of vertical BJTs and one or more of resistors or capacitors
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に容量素子に用いられる窒化シリコン膜に関するもの
である。
特に容量素子に用いられる窒化シリコン膜に関するもの
である。
【０００２】
【従来の技術】従来技術による高耐圧バイポーラプロセ
スによる半導体集積回路について、図４を参照して説明
する。
スによる半導体集積回路について、図４を参照して説明
する。
【０００３】はじめにＰ型半導体基板１にＮ型埋込層２
およびＰ型埋込層３を形成し、全面にＮ型エピタキシャ
ル層４を成長させる。Ｎ型エピタキシャル層４表面の酸
化シリコン膜などからなる層間膜５の開口からＰ型不純
物を拡散することにより、Ｐ型絶縁分離領域６を形成す
る。Ｐ型埋込層３およびＰ型絶縁分離領域６によって、
Ｎ型エピタキシャル層４はＰＮ接合で複数の島状領域に
分離される。各領域にはトランジスタ、容量素子、抵抗
素子などの回路素子が形成される。
およびＰ型埋込層３を形成し、全面にＮ型エピタキシャ
ル層４を成長させる。Ｎ型エピタキシャル層４表面の酸
化シリコン膜などからなる層間膜５の開口からＰ型不純
物を拡散することにより、Ｐ型絶縁分離領域６を形成す
る。Ｐ型埋込層３およびＰ型絶縁分離領域６によって、
Ｎ型エピタキシャル層４はＰＮ接合で複数の島状領域に
分離される。各領域にはトランジスタ、容量素子、抵抗
素子などの回路素子が形成される。
【０００４】例えばＮＰＮトランジスタは、Ｎ型エピタ
キシャル層４をコレクタとし、Ｐ型拡散層７をベースと
し、Ｎ型拡散層８をエミッタおよびコレクタ引き出し部
としている。
キシャル層４をコレクタとし、Ｐ型拡散層７をベースと
し、Ｎ型拡散層８をエミッタおよびコレクタ引き出し部
としている。
【０００５】また容量素子は、エミッタ８と同時に拡散
したＮ型拡散層９を下部電極とし、層間膜５を第１のコ
ンタクト工程で除去したのち、薄い酸化シリコン膜１０
および薄い窒化シリコン膜１１を形成して誘電体として
いる。その上にアルミなどの金属配線をスパッタし、容
量素子の上部電極１２あるいは電源配線１３としている
。
したＮ型拡散層９を下部電極とし、層間膜５を第１のコ
ンタクト工程で除去したのち、薄い酸化シリコン膜１０
および薄い窒化シリコン膜１１を形成して誘電体として
いる。その上にアルミなどの金属配線をスパッタし、容
量素子の上部電極１２あるいは電源配線１３としている
。
【０００６】ここで誘電体として用いる窒化シリコン膜
は、半導体基板１と酸化シリコン膜１０との熱膨張係数
の差によって生じる半導体基板のそりを矯正する。Ｈ．
ＭｉｋｏｓｈｉｂａらはＪＥＣＳ（Ｊｏｕｒｎａｌ
ｏｆ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉ
ｅｔｙ），ｖｏｌ．１２３，ｎｏ．１０，Ｏｃｔ．１９
７６，ｐｐ．１５３９〜１５４５において、半導体基板
のそりを矯正することによって、トランジスタのｈＦＥ
〜電流特性が広い範囲で改善されると報告している。
は、半導体基板１と酸化シリコン膜１０との熱膨張係数
の差によって生じる半導体基板のそりを矯正する。Ｈ．
ＭｉｋｏｓｈｉｂａらはＪＥＣＳ（Ｊｏｕｒｎａｌ
ｏｆ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉ
ｅｔｙ），ｖｏｌ．１２３，ｎｏ．１０，Ｏｃｔ．１９
７６，ｐｐ．１５３９〜１５４５において、半導体基板
のそりを矯正することによって、トランジスタのｈＦＥ
〜電流特性が広い範囲で改善されると報告している。
【０００７】窒化シリコン膜１１は容量素子部だけでな
く、半導体集積回路全体に形成され、拡散層と金属配線
とが接続される個所だけ、第２のコンタクト工程で選択
エッチングされる。
く、半導体集積回路全体に形成され、拡散層と金属配線
とが接続される個所だけ、第２のコンタクト工程で選択
エッチングされる。
【０００８】
【発明が解決しようとする課題】従来の半導体集積回路
では、第１のコンタクト工程において何らかの原因で所
定の開口部以外で層間膜が除去されると、図５に示すよ
うな薄い窒化膜／薄い酸化膜の構造（以下ピンホール構
造という）が作り込まれてしまう。
では、第１のコンタクト工程において何らかの原因で所
定の開口部以外で層間膜が除去されると、図５に示すよ
うな薄い窒化膜／薄い酸化膜の構造（以下ピンホール構
造という）が作り込まれてしまう。
【０００９】このようなピンホール構造が電源配線の下
に存在すると、窒化シリコン膜によりある程度の耐圧が
あるので、半導体集積回路の製造工程中の製品検査では
合格して市場に流出することになる。
に存在すると、窒化シリコン膜によりある程度の耐圧が
あるので、半導体集積回路の製造工程中の製品検査では
合格して市場に流出することになる。
【００１０】使用初期には良品として動作しても、電源
配線から窒化膜／酸化膜への電流注入によりキャリアが
蓄積され、局在電界が徐々に強くなって限界を越えると
膜の破壊が発生する。
配線から窒化膜／酸化膜への電流注入によりキャリアが
蓄積され、局在電界が徐々に強くなって限界を越えると
膜の破壊が発生する。
【００１１】高耐圧バイポーラの場合、電源配線と半導
体基板との間には、５０Ｖ程度の高電圧が印加されてい
る。膜の破壊による半導体集積回路の故障は、パッケー
ジの破壊や外部装置の故障を引き起すことになる。この
ようなピンホール構造を電源配線下にもつ半導体集積回
路を市場に出荷することは重大な問題となっていた。
体基板との間には、５０Ｖ程度の高電圧が印加されてい
る。膜の破壊による半導体集積回路の故障は、パッケー
ジの破壊や外部装置の故障を引き起すことになる。この
ようなピンホール構造を電源配線下にもつ半導体集積回
路を市場に出荷することは重大な問題となっていた。
【００１２】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板の一主面に、ＰＮ接合分離された複数の
島領域が形成され、前記島領域の一部に容量素子が形成
され、前記容量素子の絶縁膜として用いられている窒化
シリコン膜が電源配線の直下では除去されており、前記
各島領域に形成した回路素子を配線して所定の回路を構
成しているものである。
は、半導体基板の一主面に、ＰＮ接合分離された複数の
島領域が形成され、前記島領域の一部に容量素子が形成
され、前記容量素子の絶縁膜として用いられている窒化
シリコン膜が電源配線の直下では除去されており、前記
各島領域に形成した回路素子を配線して所定の回路を構
成しているものである。
【００１３】
【実施例】本発明の第１の実施例について、図１の断面
図および図２の平面図を参照して説明する。
図および図２の平面図を参照して説明する。
【００１４】はじめに図１に示すように、層間膜５を選
択エッチングする第１のコンタクト工程において何らか
の原因で容量部およびトランジスタのコンタクト部以外
の層間膜に開口部が発生したとする。
択エッチングする第１のコンタクト工程において何らか
の原因で容量部およびトランジスタのコンタクト部以外
の層間膜に開口部が発生したとする。
【００１５】そのあと容量誘電膜となる薄い酸化シリコ
ン膜１０および薄い窒化シリコン膜１１を堆積する。
ン膜１０および薄い窒化シリコン膜１１を堆積する。
【００１６】つぎに図２に示すように、第２のコンタク
ト工程で電源配線の下になる領域およびコンタクト部の
窒化シリコン膜を選択エッチングする。つぎにアルミな
どからなる金属配線をスパッタし、容量の上部電極１２
および電源配線１３を形成する。
ト工程で電源配線の下になる領域およびコンタクト部の
窒化シリコン膜を選択エッチングする。つぎにアルミな
どからなる金属配線をスパッタし、容量の上部電極１２
および電源配線１３を形成する。
【００１７】つぎに図１に示すように、電源配線１３下
の層間膜５が除去された不良部が存在したとき、窒化シ
リコン膜１１が除去されているので、電源配線１３と半
導体基板１との間の絶縁膜は、１００Ａ程度の薄い酸化
シリコン膜１０だけとなる。耐圧も１０Ｖ以下と極めて
低いので、半導体集積回路の製品検査において、電源電
圧を印加するとすぐに膜の破壊が起る。この半導体集積
回路のチップはウェーハ検査工程で１００％不良品とし
て認識される。
の層間膜５が除去された不良部が存在したとき、窒化シ
リコン膜１１が除去されているので、電源配線１３と半
導体基板１との間の絶縁膜は、１００Ａ程度の薄い酸化
シリコン膜１０だけとなる。耐圧も１０Ｖ以下と極めて
低いので、半導体集積回路の製品検査において、電源電
圧を印加するとすぐに膜の破壊が起る。この半導体集積
回路のチップはウェーハ検査工程で１００％不良品とし
て認識される。
【００１８】その結果、電源配線１３下の層間膜５が除
去された不良部をもつ製品が市場に流出することを防ぐ
ことができる。
去された不良部をもつ製品が市場に流出することを防ぐ
ことができる。
【００１９】また、電源配線１３下以外の広い領域では
窒化シリコン膜１１が酸化シリコン膜５上に形成されて
いる。そのため高温で酸化シリコン膜５を堆積したのち
常温にもどし、酸化膜５をエッチングすることによって
生じる半導体基板１のそりが矯正されて、ＮＰＮおよび
ＰＮＰトランジスタのｈＦＥの電流依存性を広い範囲で
平坦化する効果がある。
窒化シリコン膜１１が酸化シリコン膜５上に形成されて
いる。そのため高温で酸化シリコン膜５を堆積したのち
常温にもどし、酸化膜５をエッチングすることによって
生じる半導体基板１のそりが矯正されて、ＮＰＮおよび
ＰＮＰトランジスタのｈＦＥの電流依存性を広い範囲で
平坦化する効果がある。
【００２０】つぎに本発明の第２の実施例について、図
３の断面図を参照して説明する。
３の断面図を参照して説明する。
【００２１】本実施例では、窒化シリコン膜１１の下に
ある薄い酸化シリコン膜１０のうち、容量部以外の領域
を選択エッチングして、電源配線１３下にピンホールが
あった場合、絶縁膜が存在しない構造とする。
ある薄い酸化シリコン膜１０のうち、容量部以外の領域
を選択エッチングして、電源配線１３下にピンホールが
あった場合、絶縁膜が存在しない構造とする。
【００２２】第１の実施例では電源配線１３と半導体基
板１との間に薄い酸化シリコン膜１０がある。そのため
ウェーハ検査工程でピンホールのある半導体集積回路チ
ップを検出するためには薄い酸化シリコン膜１０を破壊
するだけの電圧印加時間が必要である。
板１との間に薄い酸化シリコン膜１０がある。そのため
ウェーハ検査工程でピンホールのある半導体集積回路チ
ップを検出するためには薄い酸化シリコン膜１０を破壊
するだけの電圧印加時間が必要である。
【００２３】しかし本実施例ではこのようなピンホール
不良が発生した半導体集積回路チップは、最初から電源
間ショートとなり、検査工程での不良品検出時間が短く
なり、容易に検出可能になる。
不良が発生した半導体集積回路チップは、最初から電源
間ショートとなり、検査工程での不良品検出時間が短く
なり、容易に検出可能になる。
【００２４】
【発明の効果】電源配線下の窒化シリコン膜を除去した
ので、電源配線下にピンホール構造を生じた半導体集積
回路チップを、製造工程で不良品と認識することができ
る。このような製品が市場に流出することを防ぐことが
可能になった。
ので、電源配線下にピンホール構造を生じた半導体集積
回路チップを、製造工程で不良品と認識することができ
る。このような製品が市場に流出することを防ぐことが
可能になった。
【図１】本発明の第１の実施例を示す断面図である。
【図２】本発明の第１の実施例を示す平面図である。
【図３】本発明の第２の実施例を示す断面図である。
【図４】従来の半導体集積回路を示す断面図である。
【図５】従来の半導体集積回路のピンホール構造を示す
拡大断面図である。
拡大断面図である。
１ Ｐ型半導体基板
２ Ｎ型埋込層
３ Ｐ型埋込層
４ Ｎ型エピタキシャル層
５ 層間膜
６ Ｐ型絶縁領域
７ Ｐ型ベース
８ Ｎ型エミッタ
９ 容量下部電極
１０ 酸化シリコン膜
１１ 窒化シリコン膜
１２ 容量上部電極
１３ 電源配線
Claims (1)
- 【請求項１】 半導体基板の一主面に、ＰＮ接合分離
された複数の島領域が形成され、前記島領域の一部に容
量素子が形成され、前記容量素子の絶縁膜として用いら
れている窒化シリコン膜が電源配線の直下では除去され
ており、前記各島領域に形成した回路素子を配線して所
定の回路を構成している半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3149084A JPH04372149A (ja) | 1991-06-21 | 1991-06-21 | 半導体集積回路 |
| US07/902,110 US5296734A (en) | 1991-06-21 | 1992-06-22 | Semiconductor integrated circuit having silicon nitride provided as insulator of capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3149084A JPH04372149A (ja) | 1991-06-21 | 1991-06-21 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04372149A true JPH04372149A (ja) | 1992-12-25 |
Family
ID=15467350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3149084A Pending JPH04372149A (ja) | 1991-06-21 | 1991-06-21 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5296734A (ja) |
| JP (1) | JPH04372149A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5602052A (en) * | 1995-04-24 | 1997-02-11 | Harris Corporation | Method of forming dummy island capacitor |
| JPH1187663A (ja) * | 1997-09-11 | 1999-03-30 | Nec Corp | 半導体集積回路装置およびその製造方法 |
| US6911371B2 (en) | 1997-12-19 | 2005-06-28 | Micron Technology, Inc. | Capacitor forming methods with barrier layers to threshold voltage shift inducing material |
| US6420747B2 (en) | 1999-02-10 | 2002-07-16 | International Business Machines Corporation | MOSCAP design for improved reliability |
| JP2018049907A (ja) * | 2016-09-21 | 2018-03-29 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4612563A (en) * | 1984-07-30 | 1986-09-16 | Sprague Electric Company | High voltage integrated circuit |
-
1991
- 1991-06-21 JP JP3149084A patent/JPH04372149A/ja active Pending
-
1992
- 1992-06-22 US US07/902,110 patent/US5296734A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5296734A (en) | 1994-03-22 |
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