JPH0214781B2 - - Google Patents
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- JPH0214781B2 JPH0214781B2 JP55148399A JP14839980A JPH0214781B2 JP H0214781 B2 JPH0214781 B2 JP H0214781B2 JP 55148399 A JP55148399 A JP 55148399A JP 14839980 A JP14839980 A JP 14839980A JP H0214781 B2 JPH0214781 B2 JP H0214781B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- impurity concentration
- island region
- thyristor
- transistor
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
- H10W15/01—Manufacture or treatment
Landscapes
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Thyristors (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路に係わり、特に、誘電
体絶縁分離基板に高耐圧が要求される回路素子と
低抵抗が要求される回路素子を同時に集積化して
いる半導体集積回路に関するものである。
体絶縁分離基板に高耐圧が要求される回路素子と
低抵抗が要求される回路素子を同時に集積化して
いる半導体集積回路に関するものである。
高耐圧が要求される回路素子と低抵抗が要求さ
れる回路素子が用いられている一例を第１図に示
すサイリスタのdv／dt保護回路により説明する。
れる回路素子が用いられている一例を第１図に示
すサイリスタのdv／dt保護回路により説明する。
第１図において、１はPE、nB、PB、nEの４層か
らなるサイリスタで、ゲートとカソードの両端子
Ｇ、Ｋ間にはnC、PB、nEの３層からなるトランジ
ジスタ２、コレクタとエミツタ両端子Ｃ，Ｅ、お
よび抵抗３が接続され、サイリスタのアノード端
子Ａとトランジスタ２のベース端子Ｂ間にはコン
デンサ４が接続され、サイリスタ１のカソード端
子Ｋもしくは、トランジスタ２のエミツタ端子Ｅ
とトランジスタ２のベース端子Ｂ間にはダイオー
ド５が接続されている。サイリスタ１のアノード
とカソードの両端子Ａ，Ｋ間に急峻な上昇率の電
圧が加わつた時、サイリスタ１のnB、PB間の逆バ
イアスPn接合を通して、PB層に変位電流が流れ
込み、PB層の電位が上昇する。この電位がPB層
とnE層間のビルトイン電圧以上であると、nE層か
らPB層にキヤリアが注入されてサイリスタ１は
ゲート端子Ｇにゲート信号が加えられていないに
もかかわらず点弧する。この現象をレート効果と
云い、点弧を起さない電圧の変化率dv／dtをも
つて、サイリスタ１の良し悪しが決まり、この値
をdv／dt耐量と称している。ところが、第１図
に示す保護回路においては、コンデンサ４を介し
てトランジスタ２のベース端子Ｂにも充電電流が
供給されるので、トランジスタ２は導通し、サイ
リスタ１のゲート、カソード両端子Ｇ、Ｋ間を短
絡する。このため、サイリスタ１のPB層におけ
る変位電流はトランジスタ２を介してカソード端
子Ｋへ側路され、サイリスタ１はレート効果によ
る誤点弧を免れる。トランジスタ２の飽和度が高
いほど、短絡効果は上昇し、dv／dt耐量は向上
する。一方、急峻な立上りの電圧が加わらない
時、トランジスタ２は非導通であるのでゲート信
号はトランジスタ２を側路することはなく、抵抗
３を高抵抗としておけば、ゲート信号はほとんど
サイリスタ１の点弧信号として用いられることに
なるので、ゲート感度は良好である。尚、ダイオ
ード５はコンデンサ４における電荷の放電回路を
形成するために設けられている。
らなるサイリスタで、ゲートとカソードの両端子
Ｇ、Ｋ間にはnC、PB、nEの３層からなるトランジ
ジスタ２、コレクタとエミツタ両端子Ｃ，Ｅ、お
よび抵抗３が接続され、サイリスタのアノード端
子Ａとトランジスタ２のベース端子Ｂ間にはコン
デンサ４が接続され、サイリスタ１のカソード端
子Ｋもしくは、トランジスタ２のエミツタ端子Ｅ
とトランジスタ２のベース端子Ｂ間にはダイオー
ド５が接続されている。サイリスタ１のアノード
とカソードの両端子Ａ，Ｋ間に急峻な上昇率の電
圧が加わつた時、サイリスタ１のnB、PB間の逆バ
イアスPn接合を通して、PB層に変位電流が流れ
込み、PB層の電位が上昇する。この電位がPB層
とnE層間のビルトイン電圧以上であると、nE層か
らPB層にキヤリアが注入されてサイリスタ１は
ゲート端子Ｇにゲート信号が加えられていないに
もかかわらず点弧する。この現象をレート効果と
云い、点弧を起さない電圧の変化率dv／dtをも
つて、サイリスタ１の良し悪しが決まり、この値
をdv／dt耐量と称している。ところが、第１図
に示す保護回路においては、コンデンサ４を介し
てトランジスタ２のベース端子Ｂにも充電電流が
供給されるので、トランジスタ２は導通し、サイ
リスタ１のゲート、カソード両端子Ｇ、Ｋ間を短
絡する。このため、サイリスタ１のPB層におけ
る変位電流はトランジスタ２を介してカソード端
子Ｋへ側路され、サイリスタ１はレート効果によ
る誤点弧を免れる。トランジスタ２の飽和度が高
いほど、短絡効果は上昇し、dv／dt耐量は向上
する。一方、急峻な立上りの電圧が加わらない
時、トランジスタ２は非導通であるのでゲート信
号はトランジスタ２を側路することはなく、抵抗
３を高抵抗としておけば、ゲート信号はほとんど
サイリスタ１の点弧信号として用いられることに
なるので、ゲート感度は良好である。尚、ダイオ
ード５はコンデンサ４における電荷の放電回路を
形成するために設けられている。
最近、サイリスタ１は高耐圧化の一途をたどつ
ており、また、dv／dt耐量も増加の傾向にある。
サイリスタ１の高耐圧化はnB層の比抵抗の増大等
によつて達成され、dv／dt耐量の増加はトラン
ジスタ２の飽和抵抗、即、nc層の比抵抗の低減等
によつて達成される。
ており、また、dv／dt耐量も増加の傾向にある。
サイリスタ１の高耐圧化はnB層の比抵抗の増大等
によつて達成され、dv／dt耐量の増加はトラン
ジスタ２の飽和抵抗、即、nc層の比抵抗の低減等
によつて達成される。
半導体集積回路においては、サイリスタ１のnB
とトランジスタ２のnc層は同じ比抵抗を持つてい
ることがあり、第１図に示す保護回路では、高耐
圧と高dv／dt耐量を同時に達成することは困難
であつた。
とトランジスタ２のnc層は同じ比抵抗を持つてい
ることがあり、第１図に示す保護回路では、高耐
圧と高dv／dt耐量を同時に達成することは困難
であつた。
そこで、従来の半導体集積回路により、サイリ
スタ１とトランジスタ２を集積化した第２図に示
した例に基づいて詳細に説明する。
スタ１とトランジスタ２を集積化した第２図に示
した例に基づいて詳細に説明する。
第２図において、１０は誘電体絶縁分離基板
で、これは、単結晶シリコン島領域１１，１２が
SiO2等の誘電体膜１３，１４を介して多結晶シ
リコン支持領域１５に絶縁支持されたものであ
る。両島領域１１，１２の上側主表面は支持領域
１５の上側主表面と一致する形で埋込まれてお
り、云わば、蒔絵における象眼のような構造とな
つている。
で、これは、単結晶シリコン島領域１１，１２が
SiO2等の誘電体膜１３，１４を介して多結晶シ
リコン支持領域１５に絶縁支持されたものであ
る。両島領域１１，１２の上側主表面は支持領域
１５の上側主表面と一致する形で埋込まれてお
り、云わば、蒔絵における象眼のような構造とな
つている。
両島領域１１，１２はｎ型導電性を持つもの
で、アクセプタやドナー等の不純物が上側主表面
から選択的に拡散されることによつて島領域１１
には第１図に示すサイリスタ１が、また、島領域
１２にはトランジスタ２が形成されている。両島
領域１１，１２と誘電体膜１３，１４が接する部
分の両島領域１１，１２には高濃度にドナーが拡
散された高不純物濃度層n+が設けられている。
で、アクセプタやドナー等の不純物が上側主表面
から選択的に拡散されることによつて島領域１１
には第１図に示すサイリスタ１が、また、島領域
１２にはトランジスタ２が形成されている。両島
領域１１，１２と誘電体膜１３，１４が接する部
分の両島領域１１，１２には高濃度にドナーが拡
散された高不純物濃度層n+が設けられている。
基板１０の上側主表面にはSiO2等の表面安定
化膜１６が設けられており、この表面安定化膜１
６に設けた開孔を通して、表面安定化膜１６上に
設けたAl等による配線１７〜２３が各層に端子
としてオーミツクコンタクトしている。配線２
０，２３とn+層を接続するために、n+層２４，
２５が設けられている。両島領域１１，１２にお
いて、第１図のサイリスタ１、トランジスタ２の
各層に対応する部分には同一符号が付けられてい
る。
化膜１６が設けられており、この表面安定化膜１
６に設けた開孔を通して、表面安定化膜１６上に
設けたAl等による配線１７〜２３が各層に端子
としてオーミツクコンタクトしている。配線２
０，２３とn+層を接続するために、n+層２４，
２５が設けられている。両島領域１１，１２にお
いて、第１図のサイリスタ１、トランジスタ２の
各層に対応する部分には同一符号が付けられてい
る。
次にサイリスタ１における耐圧について説明す
る。
る。
配線１７、配線１９を介してnE層に対してPE層
に負の電圧が加えられた時、電圧の大部分を阻止
する空乏層はPE層とnB層にまたがつて形成され
る。nB層において空乏層の拡がりが良いほど、高
耐圧を阻止できるので、nB層の比抵抗は高い方が
良い。一方、nB層における空乏層は配線１７の電
界効果により、点線にて示すように図中の右方向
に向つて引き伸ばされ、誘電体膜１３に到達する
と、その伸張は止まり降伏する。また、同時にチ
ヤネル２６が形成され、誘電体膜１３に到達する
と、リーク電流が増大する。
に負の電圧が加えられた時、電圧の大部分を阻止
する空乏層はPE層とnB層にまたがつて形成され
る。nB層において空乏層の拡がりが良いほど、高
耐圧を阻止できるので、nB層の比抵抗は高い方が
良い。一方、nB層における空乏層は配線１７の電
界効果により、点線にて示すように図中の右方向
に向つて引き伸ばされ、誘電体膜１３に到達する
と、その伸張は止まり降伏する。また、同時にチ
ヤネル２６が形成され、誘電体膜１３に到達する
と、リーク電流が増大する。
この問題はn+層がチヤネル・ストツパーとし
て働いて、チヤネルは止められるもののこの部分
での電界集中が激しく、このためこれを阻止する
ためには表面安定化膜１６を厚くする必要があつ
た。例えば、500V程度の耐圧を阻止させるため
には、表面安定化膜１６は3.5〜4μｍもの厚さを
必要とし、このような膜厚を与えることは、半導
体集積回路を作るうえで種々の不都合がある。
て働いて、チヤネルは止められるもののこの部分
での電界集中が激しく、このためこれを阻止する
ためには表面安定化膜１６を厚くする必要があつ
た。例えば、500V程度の耐圧を阻止させるため
には、表面安定化膜１６は3.5〜4μｍもの厚さを
必要とし、このような膜厚を与えることは、半導
体集積回路を作るうえで種々の不都合がある。
次に、トランジスタ２における飽和抵抗につい
て説明する。
て説明する。
誘電体絶縁分離基板１０自体の製法としてはシ
ングルポリ法、ダブルポリ法等、種々の製法が存
在するが、ｎ型単結晶シリコンウエハを出発母材
としていることが多い。
ングルポリ法、ダブルポリ法等、種々の製法が存
在するが、ｎ型単結晶シリコンウエハを出発母材
としていることが多い。
一例として、シングルポリ法について説明す
る。
る。
先ず、ｎ型単結晶シリコンウエハが用意され、
一主表面側に格子状のＶ字形分離溝が形成され
る。この一主表面側全面に、n+層が拡散等によ
つて形成された後、誘電体膜を被着させる。第２
図では誘電体膜１３，１４に分割して示している
が、この段階では連続したものである。次に、こ
の誘電体膜上に多結晶シリコン支持領域１５が気
相成長される。さらにシリコンウエハの他方側の
主表面から、シリコンウエハを研磨等により除去
する。Ｖ字形分離溝の底部が露出した段階で除去
作業を中止すると第２図に示すような誘電体絶縁
分離基板１０が得られる。
一主表面側に格子状のＶ字形分離溝が形成され
る。この一主表面側全面に、n+層が拡散等によ
つて形成された後、誘電体膜を被着させる。第２
図では誘電体膜１３，１４に分割して示している
が、この段階では連続したものである。次に、こ
の誘電体膜上に多結晶シリコン支持領域１５が気
相成長される。さらにシリコンウエハの他方側の
主表面から、シリコンウエハを研磨等により除去
する。Ｖ字形分離溝の底部が露出した段階で除去
作業を中止すると第２図に示すような誘電体絶縁
分離基板１０が得られる。
つまり、サイリスタ１のnB層とトランジスタ２
のnc層は同じ比抵抗を持つている。また、上側主
表面から測つた島領域１１，１２の厚さも同じで
ある。
のnc層は同じ比抵抗を持つている。また、上側主
表面から測つた島領域１１，１２の厚さも同じで
ある。
トランジスタ２における飽和抵抗の大部分はnc
層における抵抗であり、nc層の不純物濃度が高
く、また、厚さが薄いと、飽和抵抗は小さくな
る。島領域１２におけるn+層はnc層の一部を構成
しこの飽和抵抗の低減に貢献してはいるが、nc層
はサイリスタ１のnB層を中心に設計されると、全
体的にみれば飽和抵抗は高抵抗とならざるを得
ず、第１図のような保護回路に適用した時には充
分なるdv／dt耐量が得られない実状にあつた。
層における抵抗であり、nc層の不純物濃度が高
く、また、厚さが薄いと、飽和抵抗は小さくな
る。島領域１２におけるn+層はnc層の一部を構成
しこの飽和抵抗の低減に貢献してはいるが、nc層
はサイリスタ１のnB層を中心に設計されると、全
体的にみれば飽和抵抗は高抵抗とならざるを得
ず、第１図のような保護回路に適用した時には充
分なるdv／dt耐量が得られない実状にあつた。
サイリスタ１におけるPB層とトランジスタ２
におけるPB層を個別の拡散工程で作りトランジ
スタ２におけるPB層を厚くすれば、トランジス
タ２における飽和抵抗は低減できるが、このよう
な方法は製造工程が複雑化するので、良い解決法
とは云えない。
におけるPB層を個別の拡散工程で作りトランジ
スタ２におけるPB層を厚くすれば、トランジス
タ２における飽和抵抗は低減できるが、このよう
な方法は製造工程が複雑化するので、良い解決法
とは云えない。
それゆえ、本発明の目的とするところは、高耐
圧の回路素子と低抵抗の回路素子を同時に集積化
されている半導体集積回路を提供するにある。
圧の回路素子と低抵抗の回路素子を同時に集積化
されている半導体集積回路を提供するにある。
上記目的を達成する本発明の特徴とするところ
は、誘電体膜に隣接する高不純物濃度層n+とこ
の層に隣接している半導体層（例えばnB層あるい
はnc層）の間に両層の中間不純物濃度の半導体層
を設けた点にある。
は、誘電体膜に隣接する高不純物濃度層n+とこ
の層に隣接している半導体層（例えばnB層あるい
はnc層）の間に両層の中間不純物濃度の半導体層
を設けた点にある。
この中間不純物濃度層は高耐圧が要求される回
路素子においては電界緩和層となり、また、低抵
抗が要求される回路素子においては抵抗低減層と
して働く。そして、この中間不純物濃度層は誘電
体絶縁分離基板を作る時に同時に形成することが
できる利点もある。
路素子においては電界緩和層となり、また、低抵
抗が要求される回路素子においては抵抗低減層と
して働く。そして、この中間不純物濃度層は誘電
体絶縁分離基板を作る時に同時に形成することが
できる利点もある。
第３図は本発明の一実施例を示しており、第１
図、第２図と同一符号は同一物を示しており、図
中、ｎで示した半導体層が本発明になる中間不純
物濃度層である。
図、第２図と同一符号は同一物を示しており、図
中、ｎで示した半導体層が本発明になる中間不純
物濃度層である。
島領域１１ではｎ層に配線２０がオーミツクコ
ンタクトしているが、アノード等の配線１７〜１
９はオーミツクコンタクトしていない。このた
め、ｎ層は電界緩和層となり、n+層はチヤネル
ストツパとして働く。即ち、ｎ層はn+層より不
純物濃度が低いので、PE層とnB層間に逆バイアス
電圧が加わつた時、この両層にできる空乏層は、
ｎ層内では止らず、n+層内で終端する。ｎ層はnB
層より不純物濃度が高いので、空乏層の伸び量は
低下することになる。このため、n+層で、急激
に終端しなくなり、電界は緩和されたことにな
る。
ンタクトしているが、アノード等の配線１７〜１
９はオーミツクコンタクトしていない。このた
め、ｎ層は電界緩和層となり、n+層はチヤネル
ストツパとして働く。即ち、ｎ層はn+層より不
純物濃度が低いので、PE層とnB層間に逆バイアス
電圧が加わつた時、この両層にできる空乏層は、
ｎ層内では止らず、n+層内で終端する。ｎ層はnB
層より不純物濃度が高いので、空乏層の伸び量は
低下することになる。このため、n+層で、急激
に終端しなくなり、電界は緩和されたことにな
る。
島領域１２ではｎ層にコレクタ端子となる配線
２３にオーミツクコンタクトしているので、電流
はn+層、ｎ層から、nc層へ流れ込む。nc層はｎ層
の分だけ厚さが薄くなつており、ｎ層は比抵抗が
低下しているので、島領域１２に作られたトラン
ジスタ２の飽和抵抗は低減されたことになる。
２３にオーミツクコンタクトしているので、電流
はn+層、ｎ層から、nc層へ流れ込む。nc層はｎ層
の分だけ厚さが薄くなつており、ｎ層は比抵抗が
低下しているので、島領域１２に作られたトラン
ジスタ２の飽和抵抗は低減されたことになる。
従つて、第３図に示すような誘電体絶縁分離基
板を用いて第１図に示すサイリスタのdv／dt保
護回路を集積化すれば、高耐圧で高dv／dt耐量
のサイリスタのdv／dt保護回路を得ることが可
能となる。
板を用いて第１図に示すサイリスタのdv／dt保
護回路を集積化すれば、高耐圧で高dv／dt耐量
のサイリスタのdv／dt保護回路を得ることが可
能となる。
第４図は、サイリスタ１における耐圧の一測定
例を示しており、この例では、第２図に示す従来
例に比べて耐圧が約60V向上していることが分
る。
例を示しており、この例では、第２図に示す従来
例に比べて耐圧が約60V向上していることが分
る。
第５図はトランジスタ２におけるコレクタ飽和
電圧と電流の関係を示している。図中、曲線Ａは
第２図に示す従来例によるもの、曲線Ｂは第３図
に示す本発明によるものである。飽和抵抗は約1/
２に低減していることが分る。
電圧と電流の関係を示している。図中、曲線Ａは
第２図に示す従来例によるもの、曲線Ｂは第３図
に示す本発明によるものである。飽和抵抗は約1/
２に低減していることが分る。
dv／dt耐量を比べたところ、従来例では
500V／μsであつたが、本発明によれば2000V／
μsに向上していることが確認された。
500V／μsであつたが、本発明によれば2000V／
μsに向上していることが確認された。
次に、第３図に示す誘電体絶縁分離基板の製作
法をシングルポリ法に従つて説明する。
法をシングルポリ法に従つて説明する。
第６ａ図に示すように、ｎ型導電性の単結晶シ
リコンウエフア３１を用意し、熱酸化して酸化膜
３２を形成する。公知の選択エツチング法により
開孔を設け、ここからリンを拡散してｎ層３３を
形成する。
リコンウエフア３１を用意し、熱酸化して酸化膜
３２を形成する。公知の選択エツチング法により
開孔を設け、ここからリンを拡散してｎ層３３を
形成する。
次に第６ｂ図に示すように再度熱酸化して酸化
膜３４を形成し、公知の選択エツチング法により
開孔を設け、アルカリ系エツチング液によりこの
開孔部から、シリコンウエフア３１を選択エツチ
ングしてＶ字状分離溝３５を形成する。
膜３４を形成し、公知の選択エツチング法により
開孔を設け、アルカリ系エツチング液によりこの
開孔部から、シリコンウエフア３１を選択エツチ
ングしてＶ字状分離溝３５を形成する。
次に、第６ｃ図に示すように、シリコンウエフ
ア３１上に残つている酸化膜をマスクとしてリン
拡散を行い、ｎ層３６を形成する。両ｎ層３３，
３６は第３図におけるｎ層に相当するもので、シ
リコンウエフア３１より不純物濃度が高いことは
云うまでもない。
ア３１上に残つている酸化膜をマスクとしてリン
拡散を行い、ｎ層３６を形成する。両ｎ層３３，
３６は第３図におけるｎ層に相当するもので、シ
リコンウエフア３１より不純物濃度が高いことは
云うまでもない。
次に第６ｄ図に示すように、シリコンウエフア
３１上の酸化膜３４を除去して、全面にアンチモ
ンを拡散してn+層３７を形成する。n+層３７は
第７図におけるn+層に相当し、ｎ層３３，３６
よりも不純物濃度が高い。
３１上の酸化膜３４を除去して、全面にアンチモ
ンを拡散してn+層３７を形成する。n+層３７は
第７図におけるn+層に相当し、ｎ層３３，３６
よりも不純物濃度が高い。
次に第６ｅ図に示すようにシリコンウエフア３
１上に誘電体膜となる酸化膜３８を形成し、さら
にその上に多結晶シリコン支持領域３９を気相成
長させる。その後、一点鎖線Ａ−Ａに示す位置、
すなわち、分離溝３５の底部が露出するまでシリ
コンウエフア３１を研磨する。
１上に誘電体膜となる酸化膜３８を形成し、さら
にその上に多結晶シリコン支持領域３９を気相成
長させる。その後、一点鎖線Ａ−Ａに示す位置、
すなわち、分離溝３５の底部が露出するまでシリ
コンウエフア３１を研磨する。
第６ｆ図は研磨後、上下関係を逆転させた誘電
体絶縁分離基板４０を示している。
体絶縁分離基板４０を示している。
以上説明したように、電界緩和層や抵抗低減層
となるｎ層は誘電体絶縁分離基板４０を製作する
工程の途中で設けられるので、このような層を持
つていたとしても、半導体集積回路の製作工程と
しては複雑になることはない。
となるｎ層は誘電体絶縁分離基板４０を製作する
工程の途中で設けられるので、このような層を持
つていたとしても、半導体集積回路の製作工程と
しては複雑になることはない。
尚、出発母材としてｎ型導電性シリコンウエフ
ア３１を用意しているがこれはＰ型導電性であつ
ても良い。この時、３３，３６，３７の各半導体
層はＰ型導電性である。
ア３１を用意しているがこれはＰ型導電性であつ
ても良い。この時、３３，３６，３７の各半導体
層はＰ型導電性である。
以上述べたように、本発明によれば、高耐圧が
要求される回路素子と低抵抗が要求される回路素
子を同一誘電体絶縁分離基板を用いて簡単に集積
化することができる。
要求される回路素子と低抵抗が要求される回路素
子を同一誘電体絶縁分離基板を用いて簡単に集積
化することができる。
第１図はサイリスタのdv／dt保護回路の接続
図、第２図は第１図に示すサイリスタのdv／dt
保護回路を従来例により集積化した誘電体絶縁分
離基板の部分的縦断面図、第３図は本発明の一実
施例を示す誘電体絶縁分離基板の部分的縦断面
図、第４図、第５図は第３図に示す誘電体絶縁分
離基板を用い第１図に示すサイリスタのdv／dt
保護回路を集積化した時のサイリスタにおける耐
圧およびトランジスタにおけるコレクタ飽和電圧
とコレクタ電流の関係を示す図、第６ａ図〜第６
ｆ図は第３図に示す誘電体絶縁分離基板の製作工
程を示す図である。 １０……誘電体絶縁分離基板、１１，１２……
単結晶シリコン島領域、１３，１４……誘電体
膜、１５……多結晶シリコン支持領域、１６……
表面安定化膜、１７〜２３……配線。
図、第２図は第１図に示すサイリスタのdv／dt
保護回路を従来例により集積化した誘電体絶縁分
離基板の部分的縦断面図、第３図は本発明の一実
施例を示す誘電体絶縁分離基板の部分的縦断面
図、第４図、第５図は第３図に示す誘電体絶縁分
離基板を用い第１図に示すサイリスタのdv／dt
保護回路を集積化した時のサイリスタにおける耐
圧およびトランジスタにおけるコレクタ飽和電圧
とコレクタ電流の関係を示す図、第６ａ図〜第６
ｆ図は第３図に示す誘電体絶縁分離基板の製作工
程を示す図である。 １０……誘電体絶縁分離基板、１１，１２……
単結晶シリコン島領域、１３，１４……誘電体
膜、１５……多結晶シリコン支持領域、１６……
表面安定化膜、１７〜２３……配線。
Claims (1)
- １ 一導電型の複数個の単結晶シリコン島領域が
誘電体膜を介して支持領域に各島領域の主表面が
露出するように埋設され、島領域には主表面側か
ら不純物が拡散されて回路素子が形成され、島領
域の主表面には表面安定化膜が設けられ、表面安
定化膜上には該膜に設けた開孔を通して回路素子
の所定領域にオーミツクコンタクトする配線が設
けられている半導体集積回路において、上記複数
個の島領域は少くとも、誘電体膜と隣接する部分
全体に亘つて誘電体膜側から順次一導電型で島領
域より高不純物濃度の第１のシリコン層と、一導
電型で第１のシリコン層より低不純物濃度で島領
域より高不純物濃度の第２のシリコン層とが設け
られている第１の島領域と、誘電体膜と隣接する
部分全体に亘つて設けられた一導電型で島領域よ
り高不純物濃度の第３のシリコン層と、第３のシ
リコン層の島領域底部に位置する個所を除く部分
全体に亘つて設けられた一導電型で第３のシリコ
ン層より低不純物濃度で島領域より高不純物濃度
の第４のシリコン層とが設けられた第２の島領域
とを具備することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55148399A JPS5772345A (en) | 1980-10-24 | 1980-10-24 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55148399A JPS5772345A (en) | 1980-10-24 | 1980-10-24 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5772345A JPS5772345A (en) | 1982-05-06 |
| JPH0214781B2 true JPH0214781B2 (ja) | 1990-04-10 |
Family
ID=15451908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55148399A Granted JPS5772345A (en) | 1980-10-24 | 1980-10-24 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5772345A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0397880U (ja) * | 1990-01-26 | 1991-10-09 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4963026B2 (ja) * | 2006-01-26 | 2012-06-27 | 株式会社豊田中央研究所 | 静電気保護用半導体装置 |
-
1980
- 1980-10-24 JP JP55148399A patent/JPS5772345A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0397880U (ja) * | 1990-01-26 | 1991-10-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5772345A (en) | 1982-05-06 |
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