JPH055836Y2 - - Google Patents
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- JPH055836Y2 JPH055836Y2 JP8238885U JP8238885U JPH055836Y2 JP H055836 Y2 JPH055836 Y2 JP H055836Y2 JP 8238885 U JP8238885 U JP 8238885U JP 8238885 U JP8238885 U JP 8238885U JP H055836 Y2 JPH055836 Y2 JP H055836Y2
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- Japan
- Prior art keywords
- output
- memory
- circuit
- time
- pulse
- Prior art date
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Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、パルス幅変調（以下、PWMとい
う）インバータの制御装置の改良に関するもので
ある。
う）インバータの制御装置の改良に関するもので
ある。
PWMパルスパターンのパルス列の立上りおよ
び立下り情報を記憶するメモリのアドレスを、バ
イナリカウンタの出力により指定するPWMイン
バータの制御装置としては、例えば第３図に示す
ようなものがある。同図において、１，２はある
時間基準点からPWMパルスパターンのパルス列
の各パルスの立上り時点および立下り時点までの
時間に関する例えば３ビツトのデータを各々記憶
する第１および第２のメモリ、３はメモリ１，２
のアドレスを指定するための例えば２ビツトのビ
ツトパターンを出力し、また前述した時間に関す
るデータと同数ビツトのビツトパターンを出力す
るバイナリカウンタであつて、上位２ビツト
（Q4，O3）からバイナリ信号が第１および第２の
メモリ１，２に各々入力され、また下位３ビツト
（Q2，Q1，Q0）からバイナリ信号が後述する第１
および第２の一致照合回路に入力されている。４
はバイナリカウンタ３に入力するためのクロツク
信号を発生する発振器、５，６はメモリ１，２に
記憶されたデータのビツトパターンとバイナリカ
ウンタ３から出力されるビツトパターンとを各々
対応して照合する例えば論理素子の組み合せから
なる第１および第２の一致照合回路、７は第１の
一致照合回路５の出力をセツト信号として入力
し、また第２の一致照合回路６の出力をリセツト
信号として入力するＲ−Ｓフリツプフロツプであ
る。
び立下り情報を記憶するメモリのアドレスを、バ
イナリカウンタの出力により指定するPWMイン
バータの制御装置としては、例えば第３図に示す
ようなものがある。同図において、１，２はある
時間基準点からPWMパルスパターンのパルス列
の各パルスの立上り時点および立下り時点までの
時間に関する例えば３ビツトのデータを各々記憶
する第１および第２のメモリ、３はメモリ１，２
のアドレスを指定するための例えば２ビツトのビ
ツトパターンを出力し、また前述した時間に関す
るデータと同数ビツトのビツトパターンを出力す
るバイナリカウンタであつて、上位２ビツト
（Q4，O3）からバイナリ信号が第１および第２の
メモリ１，２に各々入力され、また下位３ビツト
（Q2，Q1，Q0）からバイナリ信号が後述する第１
および第２の一致照合回路に入力されている。４
はバイナリカウンタ３に入力するためのクロツク
信号を発生する発振器、５，６はメモリ１，２に
記憶されたデータのビツトパターンとバイナリカ
ウンタ３から出力されるビツトパターンとを各々
対応して照合する例えば論理素子の組み合せから
なる第１および第２の一致照合回路、７は第１の
一致照合回路５の出力をセツト信号として入力
し、また第２の一致照合回路６の出力をリセツト
信号として入力するＲ−Ｓフリツプフロツプであ
る。
ここで、例えば３ビツトを照合する場合の第１
の一致照合回路５の詳細ブロツク図である第５図
は、バイナリカウンタ３の出力Q0とメモリ１の
出力D01とがAND回路５ａに入力されるととも
に、NOT回路５ｂ，５ｃにも入力され、これら
のNOT回路により各々反転した出力がAND回路
５ｄに入力されて、このAND回路５ｄの出力と
AND回路５ａの出力とを入力するOR回路５ｅか
らなる第１の一致論理回路５１と、カウンタ３の
他の出力Q1，Q2とメモリ１の出力D11，D21とを
各々入力する第２および第３の一致論理回路５
２，５３とから構成され、さらにこれらの一致論
理回路５１，５２，５３の各出力を入力する
AND回路５Ａから構成されている。なお、第２
および第３の一致論理回路５２，５３は第１の一
致論理回路５１と同様であり、また第２の一致照
合回路６は第１の一致照合回路５と同様であるの
で省略する。
の一致照合回路５の詳細ブロツク図である第５図
は、バイナリカウンタ３の出力Q0とメモリ１の
出力D01とがAND回路５ａに入力されるととも
に、NOT回路５ｂ，５ｃにも入力され、これら
のNOT回路により各々反転した出力がAND回路
５ｄに入力されて、このAND回路５ｄの出力と
AND回路５ａの出力とを入力するOR回路５ｅか
らなる第１の一致論理回路５１と、カウンタ３の
他の出力Q1，Q2とメモリ１の出力D11，D21とを
各々入力する第２および第３の一致論理回路５
２，５３とから構成され、さらにこれらの一致論
理回路５１，５２，５３の各出力を入力する
AND回路５Ａから構成されている。なお、第２
および第３の一致論理回路５２，５３は第１の一
致論理回路５１と同様であり、また第２の一致照
合回路６は第１の一致照合回路５と同様であるの
で省略する。
つぎに、第３図の各部の動作波形図を示す第４
図、カウンタ出力とその時々のメモリに格納され
ている半サイクルのPWMパルスパターンのパル
ス列の立上り時点および立下り時点データとの関
係を示す第６図およびカウンタの出力を示す第７
図を参照して説明する。ここでは第４図の７の出
力に示すようにインバータの出力周波数の半サイ
クルに含まれるパルス数が４個の場合を示してお
り、ある時間基準点を例えばキヤリア周期TC毎
に設け、その基準点から上記の各パルスの立上り
時点および立下り時点までの時間に関する各々の
２進数のデータt11（101）2，t21（011）2，t31（010）
2，
t41（010）2およびt12（110）2，t22（110）2，t32（10
1）2，
t42（011）2が、第６図に示すようにメモリ１，２
に各々０番地から３番地までアドレス順に予め記
憶されている。今、バイナリカウンタ３をリセツ
トすると、バイナリカウンタ３からQ4(0)，Q3
（０），Q2(0)，Q1(0)，Q0(0)が出力されて、ともにメ
モリ１，２の０番地を指定することになるので、
第１のメモリ１からD21(1)，D11(0)，D01(1)が出力
され、第２のメモリ２からD22(1)，D12(1)，D02(0)
が出力されることになる。
図、カウンタ出力とその時々のメモリに格納され
ている半サイクルのPWMパルスパターンのパル
ス列の立上り時点および立下り時点データとの関
係を示す第６図およびカウンタの出力を示す第７
図を参照して説明する。ここでは第４図の７の出
力に示すようにインバータの出力周波数の半サイ
クルに含まれるパルス数が４個の場合を示してお
り、ある時間基準点を例えばキヤリア周期TC毎
に設け、その基準点から上記の各パルスの立上り
時点および立下り時点までの時間に関する各々の
２進数のデータt11（101）2，t21（011）2，t31（010）
2，
t41（010）2およびt12（110）2，t22（110）2，t32（10
1）2，
t42（011）2が、第６図に示すようにメモリ１，２
に各々０番地から３番地までアドレス順に予め記
憶されている。今、バイナリカウンタ３をリセツ
トすると、バイナリカウンタ３からQ4(0)，Q3
（０），Q2(0)，Q1(0)，Q0(0)が出力されて、ともにメ
モリ１，２の０番地を指定することになるので、
第１のメモリ１からD21(1)，D11(0)，D01(1)が出力
され、第２のメモリ２からD22(1)，D12(1)，D02(0)
が出力されることになる。
バイナリカウンタ３がカウントを開始してカウ
ント値５になると、第７図に示すように、カウン
タ３からO2(1)，Q1(0)，Q0(1)が出力されて、この
出力と第１のメモリ１から出力されるD21(1)，
D11(0)，D01(1)とが、第１の一致照合回路５によ
り各々対応して照合される。このとき各ビツトが
全て一致しているので、第５図に示すように第１
の一致論理回路５１内のAND回路５ａの出力
「Ｈ」がOR回路５ｅから出力され、また同様に
第２および第３の一致論理回路５２，５３からも
「Ｈ」が出力され、これらの出力がAND回路５Ａ
に入力されて、第１の照合回路５の出力が「Ｈ」
となり、この出力がセツト信号としてＲ−Ｓフリ
ツプフロツプ７のＳ入力に与えられ、フリツプフ
ロツプ７の出力Ｑが「Ｈ」となる。つづいてカウ
ンタ３がカウント値６になると、今度はカウンタ
３からQ2(1)，Q1(1)，Q0(1)が出力されて、この出
力と第２のメモリ２から出力されるD22(1)，D12
(1)，D02(0)とが、第２の一致照合回路６により
各々対応して照合される。このとき各ビツトが全
て一致しているので、前述と同様にして第２の一
致照合回路６の出力が「Ｈ」となり、この出力が
リセツト信号としてフリツプフロツプ７のＲ入力
に与えられ、フリツプフロツプ７の出力Ｑが
「Ｈ」から「Ｌ」に反転する。すなわち、t12−t11
の期間でフリツプフロツプ７の出力Ｑが「Ｈ」と
なり、第４図の７の出力に示すようなＡのパルス
が出力される。さらに、カウントアツプが行われ
て再びカウント値０にリセツトされると、カウン
タ３からQ4(0)，Q3(1)が出力されて、ともにメモ
リ１，２の１番地を指定することになるので、第
１のメモリ１からD21(0)，D11(1)，D01(1)が出力さ
れ、また第２のメモリ２からD22(1)，D12(1)，D02
（０）が出力されることになる。つづいてカウンタ
３がカウントアツプしてカウント値３になると、
カウンタ３からQ2(0)，Q1(1)，Q0(1)が出力され
て、この出力と第１のメモリ１から出力される
D21(0)，D11(1)，D01(1)とが各々対応して照合され
る。このとき各ビツトが全て一致しているので、
第１の一致照合回路５の出力が「Ｈ」となり、こ
の出力によりフリツプフロツプ７の出力Ｑが
「Ｌ」から「Ｈ」に反転する。
ント値５になると、第７図に示すように、カウン
タ３からO2(1)，Q1(0)，Q0(1)が出力されて、この
出力と第１のメモリ１から出力されるD21(1)，
D11(0)，D01(1)とが、第１の一致照合回路５によ
り各々対応して照合される。このとき各ビツトが
全て一致しているので、第５図に示すように第１
の一致論理回路５１内のAND回路５ａの出力
「Ｈ」がOR回路５ｅから出力され、また同様に
第２および第３の一致論理回路５２，５３からも
「Ｈ」が出力され、これらの出力がAND回路５Ａ
に入力されて、第１の照合回路５の出力が「Ｈ」
となり、この出力がセツト信号としてＲ−Ｓフリ
ツプフロツプ７のＳ入力に与えられ、フリツプフ
ロツプ７の出力Ｑが「Ｈ」となる。つづいてカウ
ンタ３がカウント値６になると、今度はカウンタ
３からQ2(1)，Q1(1)，Q0(1)が出力されて、この出
力と第２のメモリ２から出力されるD22(1)，D12
(1)，D02(0)とが、第２の一致照合回路６により
各々対応して照合される。このとき各ビツトが全
て一致しているので、前述と同様にして第２の一
致照合回路６の出力が「Ｈ」となり、この出力が
リセツト信号としてフリツプフロツプ７のＲ入力
に与えられ、フリツプフロツプ７の出力Ｑが
「Ｈ」から「Ｌ」に反転する。すなわち、t12−t11
の期間でフリツプフロツプ７の出力Ｑが「Ｈ」と
なり、第４図の７の出力に示すようなＡのパルス
が出力される。さらに、カウントアツプが行われ
て再びカウント値０にリセツトされると、カウン
タ３からQ4(0)，Q3(1)が出力されて、ともにメモ
リ１，２の１番地を指定することになるので、第
１のメモリ１からD21(0)，D11(1)，D01(1)が出力さ
れ、また第２のメモリ２からD22(1)，D12(1)，D02
（０）が出力されることになる。つづいてカウンタ
３がカウントアツプしてカウント値３になると、
カウンタ３からQ2(0)，Q1(1)，Q0(1)が出力され
て、この出力と第１のメモリ１から出力される
D21(0)，D11(1)，D01(1)とが各々対応して照合され
る。このとき各ビツトが全て一致しているので、
第１の一致照合回路５の出力が「Ｈ」となり、こ
の出力によりフリツプフロツプ７の出力Ｑが
「Ｌ」から「Ｈ」に反転する。
バイナリカウンタ３がカウントアツプしてカウ
ント値６になると、Q2(1)，Q1(1)，Q0(0)が出力さ
れて、この出力と第２のメモリ２から出力される
D22(1)，D12(1)，D02(0)とが各々対応して照合さ
れ、このとき各ビツトが全て一致しているので、
第２の一致照合回路６の出力が「Ｈ」となり、こ
の出力によりフリツプフロツプ７の出力Ｑが
「Ｈ」から「Ｌ」に反転する。すなわち、t22−t21
の期間でフリツプフロツプ７の出力Ｑが「Ｈ」と
なり、第４図の７の出力に示すようなＢのパルス
が出力される。このようにしてカウントアツプす
る毎に、カウンタ３からQ4(1)，Q3(0)，Q4(1)，Q3
(1)が出力されて、メモリ１，２の２番地、３番地
が順次に指定されt32−t31，t42−t41の期間でフリ
ツプフロツプ７の出力Ｑが「Ｈ」となり、第４図
の７の出力に示すような各々Ｃ，Ｄのパルスが出
力される。〔文献：昭和54年電気学会全国大会講
演論文集（ROMを用いたPWMインバータの制
御方法２）〕 〔考案が解決しようとする問題点〕 前述した装置においては、各パルスがキヤリア
周期の期間中で非対称のPWMパルスパターンを
発生するために、ある時間基準点からPWMパル
スパターンのパルス列の各パルスの立上り時点お
よび立下り時点までの時間に関するデータを各々
メモリに記憶させる必要があるので、メモリの記
憶容量が大きくなる問題がある。
ント値６になると、Q2(1)，Q1(1)，Q0(0)が出力さ
れて、この出力と第２のメモリ２から出力される
D22(1)，D12(1)，D02(0)とが各々対応して照合さ
れ、このとき各ビツトが全て一致しているので、
第２の一致照合回路６の出力が「Ｈ」となり、こ
の出力によりフリツプフロツプ７の出力Ｑが
「Ｈ」から「Ｌ」に反転する。すなわち、t22−t21
の期間でフリツプフロツプ７の出力Ｑが「Ｈ」と
なり、第４図の７の出力に示すようなＢのパルス
が出力される。このようにしてカウントアツプす
る毎に、カウンタ３からQ4(1)，Q3(0)，Q4(1)，Q3
(1)が出力されて、メモリ１，２の２番地、３番地
が順次に指定されt32−t31，t42−t41の期間でフリ
ツプフロツプ７の出力Ｑが「Ｈ」となり、第４図
の７の出力に示すような各々Ｃ，Ｄのパルスが出
力される。〔文献：昭和54年電気学会全国大会講
演論文集（ROMを用いたPWMインバータの制
御方法２）〕 〔考案が解決しようとする問題点〕 前述した装置においては、各パルスがキヤリア
周期の期間中で非対称のPWMパルスパターンを
発生するために、ある時間基準点からPWMパル
スパターンのパルス列の各パルスの立上り時点お
よび立下り時点までの時間に関するデータを各々
メモリに記憶させる必要があるので、メモリの記
憶容量が大きくなる問題がある。
本考案は前述の問題点を解消するために、ある
時間基準点からPWMパルスパターンのパルス列
の各パルスの立上り時点までの時間に関するデー
タを記憶するメモリ、メモリのアドレスを指定す
るためのビツトパターンおよび各パルスの時間に
関するデータと同数ビツトのビツトパターンを出
力するバイナリカウンタ、バイナリカウンタにク
ロツク信号を入力する発振器、メモリから読み出
される各パルスの時間に関するデータのビツトパ
ターンをすべて反転するNOT回路、バイナリカ
ウンタから出力される各パルスの時間に関するデ
ータと同数ビツトのビツトパターンとメモリから
読み出される各パルスの時間に関するデータのビ
ツトパターンとを入力する第１の一致照合回路、
バイナリカウンタから出力される各パルスの時間
に関する出力のビツトパターンとNOT回路の各
出力とを入力する第２の一致照合回路、第１およ
び第２の一致照合回路の各出力を入力するフリツ
プフロツプの各手段からなる。
時間基準点からPWMパルスパターンのパルス列
の各パルスの立上り時点までの時間に関するデー
タを記憶するメモリ、メモリのアドレスを指定す
るためのビツトパターンおよび各パルスの時間に
関するデータと同数ビツトのビツトパターンを出
力するバイナリカウンタ、バイナリカウンタにク
ロツク信号を入力する発振器、メモリから読み出
される各パルスの時間に関するデータのビツトパ
ターンをすべて反転するNOT回路、バイナリカ
ウンタから出力される各パルスの時間に関するデ
ータと同数ビツトのビツトパターンとメモリから
読み出される各パルスの時間に関するデータのビ
ツトパターンとを入力する第１の一致照合回路、
バイナリカウンタから出力される各パルスの時間
に関する出力のビツトパターンとNOT回路の各
出力とを入力する第２の一致照合回路、第１およ
び第２の一致照合回路の各出力を入力するフリツ
プフロツプの各手段からなる。
PWMインバータの主回路素子にFETのような
スイツチング速度が非常に早いスイツチング素子
を用いた場合には、ゲートに加えられる制御信号
に対してFETのON−OFF動作時の遅れが非常に
小さいために、ONとOFF時の遅れとが略同じに
なるので、ある時間基準点からPWMパルスパタ
ーンのパルス列の各パルスの立上り時点までの時
間に関するデータのみをメモリに記憶させ、かつ
このメモリから読み出されるデータのビツトパタ
ーンを全て反転するようにすれば、上記の各パル
スの立下り時点までの時間に関するデータが自動
的に作成されるので、各パルスがキヤリア周期の
中心に対して対称となるPWMパルスパターンを
発生させることができる。
スイツチング速度が非常に早いスイツチング素子
を用いた場合には、ゲートに加えられる制御信号
に対してFETのON−OFF動作時の遅れが非常に
小さいために、ONとOFF時の遅れとが略同じに
なるので、ある時間基準点からPWMパルスパタ
ーンのパルス列の各パルスの立上り時点までの時
間に関するデータのみをメモリに記憶させ、かつ
このメモリから読み出されるデータのビツトパタ
ーンを全て反転するようにすれば、上記の各パル
スの立下り時点までの時間に関するデータが自動
的に作成されるので、各パルスがキヤリア周期の
中心に対して対称となるPWMパルスパターンを
発生させることができる。
第１図は本考案の実施例を示すブロツク図であ
つて、第３図と異なる点は、第２のメモリ２を省
略して、ある時間基準点からPWMパルスパター
ンのパルス列の各パルスの立上り時点までの時間
に関するデータのみを記憶したメモリ１から読み
出されるデータのビツトパターンを各々反転する
ための第１のNOT回路８、第２のNOT回路９お
よび第３のNOT回路１０を設けて、これらの出
力を第２の一致照合回路６に入力するようにし、
またフリツプフロツプ７をＪ−Ｋフリツプフロツ
プにしたことである。なお、第３図と同一構成部
分は同一符号を付している。
つて、第３図と異なる点は、第２のメモリ２を省
略して、ある時間基準点からPWMパルスパター
ンのパルス列の各パルスの立上り時点までの時間
に関するデータのみを記憶したメモリ１から読み
出されるデータのビツトパターンを各々反転する
ための第１のNOT回路８、第２のNOT回路９お
よび第３のNOT回路１０を設けて、これらの出
力を第２の一致照合回路６に入力するようにし、
またフリツプフロツプ７をＪ−Ｋフリツプフロツ
プにしたことである。なお、第３図と同一構成部
分は同一符号を付している。
つぎに、第１図の各部の動作波形を示す第２
図、カウンタの出力を示す第７図、カウンタ出力
とその時々のメモリに格納されている半サイクル
のPWMパルスパターンのパルス列の立上り時点
データとの関係を示す第８図を参照して説明す
る。ここでも第２図の７の出力に示すようにイン
バータの出力周波数の半サイクルに含まれるパル
ス数が４個の場合を示しており、ある時間基準点
を例えばキヤリア周期TC毎に設け、その基準点
から上記の各パルスの立上り時点までの時間に関
する２進数のデータt11（011）2，t21（010）2，t31
（010）2およびt41（011）2が、第８図に示すようにメ
モリ１に各々０番地から３番地までアドレス順に
記憶されている。今、バイナリカウンタ３をリセ
ツトすると、このカウンタ３からQ4(0)，Q3(0)，
Q2(0)，Q1(0)，Q0(0)が出力されて、メモリ１の０
番地を指定することになるので、このメモリ１か
らD21(0)，D11(1)，D01(1)が出力されることにな
る。
図、カウンタの出力を示す第７図、カウンタ出力
とその時々のメモリに格納されている半サイクル
のPWMパルスパターンのパルス列の立上り時点
データとの関係を示す第８図を参照して説明す
る。ここでも第２図の７の出力に示すようにイン
バータの出力周波数の半サイクルに含まれるパル
ス数が４個の場合を示しており、ある時間基準点
を例えばキヤリア周期TC毎に設け、その基準点
から上記の各パルスの立上り時点までの時間に関
する２進数のデータt11（011）2，t21（010）2，t31
（010）2およびt41（011）2が、第８図に示すようにメ
モリ１に各々０番地から３番地までアドレス順に
記憶されている。今、バイナリカウンタ３をリセ
ツトすると、このカウンタ３からQ4(0)，Q3(0)，
Q2(0)，Q1(0)，Q0(0)が出力されて、メモリ１の０
番地を指定することになるので、このメモリ１か
らD21(0)，D11(1)，D01(1)が出力されることにな
る。
カウンタ３がカウントを開始してカウント値３
になると、第７図に示すようにカウンタ３から
Q2(0)，Q1(1)，Q0(1)が出力されて、この出力とメ
モリ１から出力されるD21(0)，D11(1)，D01(1)と
が、第１の一致照合回路５により、各々対応して
照合される。このとき各ビツトが全て一致してい
るので、前述したように第１の一致照合回路５の
出力が「Ｈ」となり、この出力がＪ−Ｋフリツプ
フロツプ７のＪ入力に与えられている。一方、メ
モリ１から読み出されるデータD01，D11，D21の
ビツトパターンを、第１のNOT回路８、第２の
NOT回路９および第３のNOT回路１０により
各々反転した出力を便宜上D02，D12，D22と表現
すると、第２の一致照合回路６にはカウンタ３か
らの出力Q2(0)，Q1(1)，Q0(1)とD22(1)，D12(0)，
D02(0)とが入力されることになるが、この場合照
合するいずれか１つが一致していないので、第２
の一致照合回路６の出力が「Ｌ」となり、この出
力がフリツプフロツプ７のＫ入力に与えられてい
る。したがつて、発振器４から出力されるクロツ
ク信号P1の立下りによつて、フリツプフロツプ
７の出力Ｑが「Ｈ」となる。なお、D22(1)，D12
（０），D02(0)は上記パルスの立下り時点までの時間
に関する２進数のデータt12（100）2を示している。
になると、第７図に示すようにカウンタ３から
Q2(0)，Q1(1)，Q0(1)が出力されて、この出力とメ
モリ１から出力されるD21(0)，D11(1)，D01(1)と
が、第１の一致照合回路５により、各々対応して
照合される。このとき各ビツトが全て一致してい
るので、前述したように第１の一致照合回路５の
出力が「Ｈ」となり、この出力がＪ−Ｋフリツプ
フロツプ７のＪ入力に与えられている。一方、メ
モリ１から読み出されるデータD01，D11，D21の
ビツトパターンを、第１のNOT回路８、第２の
NOT回路９および第３のNOT回路１０により
各々反転した出力を便宜上D02，D12，D22と表現
すると、第２の一致照合回路６にはカウンタ３か
らの出力Q2(0)，Q1(1)，Q0(1)とD22(1)，D12(0)，
D02(0)とが入力されることになるが、この場合照
合するいずれか１つが一致していないので、第２
の一致照合回路６の出力が「Ｌ」となり、この出
力がフリツプフロツプ７のＫ入力に与えられてい
る。したがつて、発振器４から出力されるクロツ
ク信号P1の立下りによつて、フリツプフロツプ
７の出力Ｑが「Ｈ」となる。なお、D22(1)，D12
（０），D02(0)は上記パルスの立下り時点までの時間
に関する２進数のデータt12（100）2を示している。
つづいてカウンタ３がカウント値４になると、
カウンタ３からQ2(1)，Q1(0)，Q0(0)が出力され
て、この出力とD21(0)，D11(1)，D01(1)とが各々対
応して照合されるが、この場合照合するいずれか
１つが一致していないので、第１の一致照合回路
５の出力が「Ｌ」となり、この出力がフリツプフ
ロツプ７のＪ入力に与えられている。一方、第２
の一致照合回路６にはカウンタからの出力Q2(1)，
Q1(0)，Q0(0)とD21(0)，D11(1)，D01(1)の各反転し
た出力Q22(1)，Q12(0)，Q02(0)とが入力されてお
り、このとき各ビツトが全て一致しているので、
第２の一致照合回路６の出力が「Ｈ」となり、こ
の出力がフリツプフロツプ７のＫ入力に与えられ
ている。したがつて、発振器４から出力されるク
ロツク信号P2の立下りによつて、フリツプフロ
ツプ７の出力Ｑが「Ｈ」から「Ｌ」に反転する。
すなわちt12−t11と同一期間でフリツプフロツプ
７の出力Ｑが「Ｈ」となり、第２図の７の出力に
示すようなＡのパルスが出力される。このように
してカウンタ３からQ4(0)，Q3(1)，Q4(1)，Q3(0)，
Q4(1)，Q3(1)が出力されて、メモリ１の１番地、
２番地、３番地が順次に指定され、第２図の７の
出力に示すような各々Ｂ，Ｃ，Ｄのパルスが出力
される。
カウンタ３からQ2(1)，Q1(0)，Q0(0)が出力され
て、この出力とD21(0)，D11(1)，D01(1)とが各々対
応して照合されるが、この場合照合するいずれか
１つが一致していないので、第１の一致照合回路
５の出力が「Ｌ」となり、この出力がフリツプフ
ロツプ７のＪ入力に与えられている。一方、第２
の一致照合回路６にはカウンタからの出力Q2(1)，
Q1(0)，Q0(0)とD21(0)，D11(1)，D01(1)の各反転し
た出力Q22(1)，Q12(0)，Q02(0)とが入力されてお
り、このとき各ビツトが全て一致しているので、
第２の一致照合回路６の出力が「Ｈ」となり、こ
の出力がフリツプフロツプ７のＫ入力に与えられ
ている。したがつて、発振器４から出力されるク
ロツク信号P2の立下りによつて、フリツプフロ
ツプ７の出力Ｑが「Ｈ」から「Ｌ」に反転する。
すなわちt12−t11と同一期間でフリツプフロツプ
７の出力Ｑが「Ｈ」となり、第２図の７の出力に
示すようなＡのパルスが出力される。このように
してカウンタ３からQ4(0)，Q3(1)，Q4(1)，Q3(0)，
Q4(1)，Q3(1)が出力されて、メモリ１の１番地、
２番地、３番地が順次に指定され、第２図の７の
出力に示すような各々Ｂ，Ｃ，Ｄのパルスが出力
される。
以上の説明では、ある時間基準点からPWMパ
ルスパターンのパルス列の各パルスの立上り時点
までの時間に関するデータをメモリに記憶させる
ようにしたが、逆にこのメモリに上記各パルスの
立下り時点までの時間に関するデータを記憶する
ようにして、各パルスの立上り時点までの時間に
関するデータを自動的に作成するために、メモリ
から読み出される３ビツトのデータを各々反転し
た出力を第１の一致照合回路に入力し、またメモ
リから読み出される３ビツトのデータを直接第２
の一致照合回路に入力するようにしてもよい。
ルスパターンのパルス列の各パルスの立上り時点
までの時間に関するデータをメモリに記憶させる
ようにしたが、逆にこのメモリに上記各パルスの
立下り時点までの時間に関するデータを記憶する
ようにして、各パルスの立上り時点までの時間に
関するデータを自動的に作成するために、メモリ
から読み出される３ビツトのデータを各々反転し
た出力を第１の一致照合回路に入力し、またメモ
リから読み出される３ビツトのデータを直接第２
の一致照合回路に入力するようにしてもよい。
以上のように本考案によれば、PWMパルスパ
ターンの各パルスがキヤリア周期の中心に対して
対称となるために、ある時間基準点からPWMパ
ルスパターンのパルス列の各パルスの立上り時点
までの時間に関するデータのみをメモリに記憶さ
せ、かつこのメモリから読み出されるデータのビ
ツトパターンを全て反転するようにすれば、上記
の各パルスの立下り時点までの時間に関するデー
タが自動的に作成されるので、この立下り時点ま
での時間に関するデータを記憶するためのメモリ
を不要とすることができ、実益が大である。
ターンの各パルスがキヤリア周期の中心に対して
対称となるために、ある時間基準点からPWMパ
ルスパターンのパルス列の各パルスの立上り時点
までの時間に関するデータのみをメモリに記憶さ
せ、かつこのメモリから読み出されるデータのビ
ツトパターンを全て反転するようにすれば、上記
の各パルスの立下り時点までの時間に関するデー
タが自動的に作成されるので、この立下り時点ま
での時間に関するデータを記憶するためのメモリ
を不要とすることができ、実益が大である。
第１図は本考案の実施例を示すブロツク図、第
２図は第１図の各部の動作波形を示す図、第３図
は従来例を示すブロツク図、第４図は第３図の各
部の動作波形を示す図、第５図は第１図および第
３図の一致照合回路の詳細ブロツク図、第６図は
カウンタ出力とその時々のメモリに格納されてい
る半サイクルのPWMパルスパターンのパルス列
の立上り時点および立下り時点データとの関係を
示す図、第７図はカウンタの出力を示す図、第８
図はカウンタ出力とその時々のメモリに格納され
ている半サイクルのPWMパルスパターンのパル
ス列の立上り時点データとの関係を示す図であ
る。 １……メモリ、３……バイナリカウンタ、４…
…発振器、５……第１の一致照合回路、６……第
２の一致照合回路、７……フリツプフロツプ、
８，９，１０……第１のNOT回路、第２のNOT
回路および第３のNOT回路。
２図は第１図の各部の動作波形を示す図、第３図
は従来例を示すブロツク図、第４図は第３図の各
部の動作波形を示す図、第５図は第１図および第
３図の一致照合回路の詳細ブロツク図、第６図は
カウンタ出力とその時々のメモリに格納されてい
る半サイクルのPWMパルスパターンのパルス列
の立上り時点および立下り時点データとの関係を
示す図、第７図はカウンタの出力を示す図、第８
図はカウンタ出力とその時々のメモリに格納され
ている半サイクルのPWMパルスパターンのパル
ス列の立上り時点データとの関係を示す図であ
る。 １……メモリ、３……バイナリカウンタ、４…
…発振器、５……第１の一致照合回路、６……第
２の一致照合回路、７……フリツプフロツプ、
８，９，１０……第１のNOT回路、第２のNOT
回路および第３のNOT回路。
Claims (1)
- パルス幅変調パルスパターンのパルス列の立上
りあるいは立下りの時間に関するデータを記憶す
るメモリと、前記メモリのアドレスを指定するた
めのビツトパターンおよび前記時間に関するデー
タと同数のビツトパターンを出力するバイナリカ
ウンタと、前記バイナリカウンタにクロツク信号
を入力する発振器と、前記メモリから読み出され
るデータのビツトパターンを全て反転するNOT
回路と、前記バイナリカウンタから出力される前
記時間に関するデータと同数ビツトのビツトパタ
ーン出力と前記メモリからの出力とを入力とし両
者の一致を検出する第１の一致照合回路と、前記
バイナリカウンタから出力される前記時間に関す
るデータと同数ビツトのビツトパターン出力と前
記NOT回路の出力とを入力とし両者の一致を検
出する第２の一致照合回路と、前記第１の一致照
合回路の出力と前記第２の一致照合回路の出力と
を各々入力とし前記時間に関するデータおよび前
記NOT回路の出力で決定される所定時刻にパル
スを発生するフリツプフロツプとを具備したパル
ス幅変調インバータの制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8238885U JPH055836Y2 (ja) | 1985-05-30 | 1985-05-30 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8238885U JPH055836Y2 (ja) | 1985-05-30 | 1985-05-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61199195U JPS61199195U (ja) | 1986-12-12 |
| JPH055836Y2 true JPH055836Y2 (ja) | 1993-02-16 |
Family
ID=30630059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8238885U Expired - Lifetime JPH055836Y2 (ja) | 1985-05-30 | 1985-05-30 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH055836Y2 (ja) |
-
1985
- 1985-05-30 JP JP8238885U patent/JPH055836Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61199195U (ja) | 1986-12-12 |
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