JPH0438827A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0438827A JPH0438827A JP14572490A JP14572490A JPH0438827A JP H0438827 A JPH0438827 A JP H0438827A JP 14572490 A JP14572490 A JP 14572490A JP 14572490 A JP14572490 A JP 14572490A JP H0438827 A JPH0438827 A JP H0438827A
- Authority
- JP
- Japan
- Prior art keywords
- film
- resist
- patterning
- dry etching
- etching method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に電極配線の
形成法に関する。
形成法に関する。
従来、半導体装置の製造工程における電極配線の形成は
、電極配線材料にＡｌあるいはＡＪ合金薄膜を単層で形
成してきたが、最近の素子の集積化に伴ない配線幅が小
さくなるにつれ、エレクトロマイグレーションやストレ
スマイグレーションなどの深刻な信頼性上の障害が生じ
ている。エレクトロマイグレーションの解決策の１つと
してはＡＪあるいはＡＩ合合金膜膜上タングステンシリ
サイド（以下ＷＳｉｘと記す）薄膜を形成した積層構造
の配線が提案されている。しかし従来は前記積層構造の
配線をバターニングすることは次に示す理由から困難で
あった。
、電極配線材料にＡｌあるいはＡＪ合金薄膜を単層で形
成してきたが、最近の素子の集積化に伴ない配線幅が小
さくなるにつれ、エレクトロマイグレーションやストレ
スマイグレーションなどの深刻な信頼性上の障害が生じ
ている。エレクトロマイグレーションの解決策の１つと
してはＡＪあるいはＡＩ合合金膜膜上タングステンシリ
サイド（以下ＷＳｉｘと記す）薄膜を形成した積層構造
の配線が提案されている。しかし従来は前記積層構造の
配線をバターニングすることは次に示す理由から困難で
あった。
つまりＡｌあるいはＡρ合合金膜膜上形成したＷＳｉｘ
薄膜は、フォトリソグラブイーにおいてレジスト欠落を
発生し易い、このレジスト欠落とは第２図（ａ）に示す
ように、ＵＶ光１１でウェハー１４上のレジスト１２を
露光する時に、レジスト中の感光剤であるナフトキノン
ジアジドがインデンカルボン酸に分解してＮ２ガス１３
を発生する。このため第２図（ｂ）に示すように、レジ
ストと基板の接触強度が低い場合に、発生したＮ２ガス
１３がレジスト−基板界面に進入して、レジストを基板
より剥離する。その結果第２図（Ｃ）に示すように、現
像後にレジストが欠は落ち欠落部１５が発生する現象で
あると考えられる。したがってレジスト欠落と基板の種
類とは密接な関係があり、特にＡ（あるいはＡ（合金薄
膜上に形成したＷ Ｓ ｉ ｙ、薄膜は最もレジスト欠
落を発生し易い基板の１つであると考えられている。
薄膜は、フォトリソグラブイーにおいてレジスト欠落を
発生し易い、このレジスト欠落とは第２図（ａ）に示す
ように、ＵＶ光１１でウェハー１４上のレジスト１２を
露光する時に、レジスト中の感光剤であるナフトキノン
ジアジドがインデンカルボン酸に分解してＮ２ガス１３
を発生する。このため第２図（ｂ）に示すように、レジ
ストと基板の接触強度が低い場合に、発生したＮ２ガス
１３がレジスト−基板界面に進入して、レジストを基板
より剥離する。その結果第２図（Ｃ）に示すように、現
像後にレジストが欠は落ち欠落部１５が発生する現象で
あると考えられる。したがってレジスト欠落と基板の種
類とは密接な関係があり、特にＡ（あるいはＡ（合金薄
膜上に形成したＷ Ｓ ｉ ｙ、薄膜は最もレジスト欠
落を発生し易い基板の１つであると考えられている。
上述した従来の半導体装置の製造工程における電極配線
の形成方法では、エレクトロマイグレーションやストレ
スマイグレーションが生じるという問題点がある。また
、ＡｌあるいはＡ！；！合金薄膜上にＷＳｉｘ薄膜を形
成した積層構造のｔＩｇｉ配線を形成する場合も、フォ
トリゾグラフィーによりレジスト欠落を発生し易いとい
う問題点があった。
の形成方法では、エレクトロマイグレーションやストレ
スマイグレーションが生じるという問題点がある。また
、ＡｌあるいはＡ！；！合金薄膜上にＷＳｉｘ薄膜を形
成した積層構造のｔＩｇｉ配線を形成する場合も、フォ
トリゾグラフィーによりレジスト欠落を発生し易いとい
う問題点があった。
本発明の半導体装置の製造方法は、半導体基板上に絶縁
膜を介してＡ（またはＡ（合金膜とタングステンシリサ
イド膜と５ｉＷｉ！とを順次形成する工程と、フォトレ
ジスト膜からなるマスクを用い異方性ドライエツチング
法により前記Ｓｉ膜とタングステンシリサイド膜とＡρ
またはＡｌ合金膜とをパターニングする工程と、パター
ニング後桟されたＳｉ膜を異方性ドライエツチング法に
より除去する工程とを含んで構成される。
膜を介してＡ（またはＡ（合金膜とタングステンシリサ
イド膜と５ｉＷｉ！とを順次形成する工程と、フォトレ
ジスト膜からなるマスクを用い異方性ドライエツチング
法により前記Ｓｉ膜とタングステンシリサイド膜とＡρ
またはＡｌ合金膜とをパターニングする工程と、パター
ニング後桟されたＳｉ膜を異方性ドライエツチング法に
より除去する工程とを含んで構成される。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を説明するための半導体チッ
プの断面図である。
プの断面図である。
まず第１図（ａ）に示すように、Ｓｉ基板６の上にＳｉ
○２膜５を熱酸化により形成後、スパッタ装置でパワー
５ｋＷ、圧力１５ｍＴｏｒｒ、形成温度２００℃の条件
で１．０μｍのＡρ膜４と５００人のＷ Ｓ ｉ ｘ膜
３と５００人のＳｉ膜２を連続に形成し、さらにフォト
レジスト１を塗布する。次に第１図（ｂ）に示すように
、フォトリソグラフィー技術を用いてレジストのパター
ニングを行う。このとき、Ｓｉｇ！２とレジスト１は接
着強度が高いためレジスト欠落は発生しない。
○２膜５を熱酸化により形成後、スパッタ装置でパワー
５ｋＷ、圧力１５ｍＴｏｒｒ、形成温度２００℃の条件
で１．０μｍのＡρ膜４と５００人のＷ Ｓ ｉ ｘ膜
３と５００人のＳｉ膜２を連続に形成し、さらにフォト
レジスト１を塗布する。次に第１図（ｂ）に示すように
、フォトリソグラフィー技術を用いてレジストのパター
ニングを行う。このとき、Ｓｉｇ！２とレジスト１は接
着強度が高いためレジスト欠落は発生しない。
次に第１図（ｃ）に示すように、パターニング後のレジ
スト１をマスクとして、Ａρ膜４とＷＳｉ ｘ ｇ！
３とＳ１膜２をＣρ系のガスにＦ系のガスを混合し８０
０Ｗ、１０Ｐａの条件で異方性のドライエツチングをし
て配線の加工行う０次に第１図（ｄ）に示すように、有
機溶剤を主成分とした剥離剤でレジスト１の除去を行う
０次に第１図（ｅ）に示すように、Ｓｉ膜２を８００Ｗ
、１０Ｐａの条件でＦ系のガスを用いた異方性ドライエ
ツチング法で除去する。
スト１をマスクとして、Ａρ膜４とＷＳｉ ｘ ｇ！
３とＳ１膜２をＣρ系のガスにＦ系のガスを混合し８０
０Ｗ、１０Ｐａの条件で異方性のドライエツチングをし
て配線の加工行う０次に第１図（ｄ）に示すように、有
機溶剤を主成分とした剥離剤でレジスト１の除去を行う
０次に第１図（ｅ）に示すように、Ｓｉ膜２を８００Ｗ
、１０Ｐａの条件でＦ系のガスを用いた異方性ドライエ
ツチング法で除去する。
上記実施例ではスパッタ法でＳｉ膜２を形成していたが
、プラズマＣＶＤ法でＳ ｉ Ｍ ２を形成しても同様
の欠落防止効果が得られる。なお、プラズマＣＶＤ法に
よるＳ１膜の形成条件は、原料ガスがＳｉＨ４，成長圧
力が０．１Ｔｏｒｒ、成長温度が３００″Ｃ，ＰＲＦワ
ーが１ｋＷである。またこの５ｉＪｌｉの厚さは２００
人以上であれば欠落防止の効果がある。
、プラズマＣＶＤ法でＳ ｉ Ｍ ２を形成しても同様
の欠落防止効果が得られる。なお、プラズマＣＶＤ法に
よるＳ１膜の形成条件は、原料ガスがＳｉＨ４，成長圧
力が０．１Ｔｏｒｒ、成長温度が３００″Ｃ，ＰＲＦワ
ーが１ｋＷである。またこの５ｉＪｌｉの厚さは２００
人以上であれば欠落防止の効果がある。
以上説明したように本発明は、ＡｌあるいはＡ、＆合金
膜上にＷ Ｓ ｉ ｘ膜を形成した積層構造の半導体装
置用の電極配線を形成する工程において、ＷＳｉＸ膜上
にＳｉ膜を形成する工程を加えることにより、フォトリ
ソグラフィー工程においてレジスト欠落を防止できると
いう効果を有する。
膜上にＷ Ｓ ｉ ｘ膜を形成した積層構造の半導体装
置用の電極配線を形成する工程において、ＷＳｉＸ膜上
にＳｉ膜を形成する工程を加えることにより、フォトリ
ソグラフィー工程においてレジスト欠落を防止できると
いう効果を有する。
第１図は本発明の一実施例を説明するための半導体チッ
プの断面図、第２図はレジスト欠落を説明するための半
導体チップの断面図である。 １・・・レジスト、２・・・Ｓｉ膜、３・・・ＷＳｉｘ
Ｍ、４・・Ａρ膜、５・・ＳｉＯ２膜、６・・・Ｓ１基
板、１１・・・Ｕ■光、１２・・レジスト、１３・・・
Ｎ２ガス、１４・・・ウェハー、１５・・欠落部。
プの断面図、第２図はレジスト欠落を説明するための半
導体チップの断面図である。 １・・・レジスト、２・・・Ｓｉ膜、３・・・ＷＳｉｘ
Ｍ、４・・Ａρ膜、５・・ＳｉＯ２膜、６・・・Ｓ１基
板、１１・・・Ｕ■光、１２・・レジスト、１３・・・
Ｎ２ガス、１４・・・ウェハー、１５・・欠落部。
Claims (1)
- 半導体基板上に絶縁膜を介してＡｌまたはＡｌ合金膜
とタングステンシリサイド膜とＳｉ膜とを順次形成する
工程と、フォトレジスト膜からなるマスクを用い異方性
ドライエッチング法により前記Ｓｉ膜とタングステンシ
リサイド膜とＡｌまたはＡｌ合金膜とをパターニングす
る工程と、パターニング後残されたＳｉ膜を異方性ドラ
イエッチング法により除去する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14572490A JPH0438827A (ja) | 1990-06-04 | 1990-06-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14572490A JPH0438827A (ja) | 1990-06-04 | 1990-06-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0438827A true JPH0438827A (ja) | 1992-02-10 |
Family
ID=15391668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14572490A Pending JPH0438827A (ja) | 1990-06-04 | 1990-06-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0438827A (ja) |
-
1990
- 1990-06-04 JP JP14572490A patent/JPH0438827A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3348564B2 (ja) | 誘電体キャパシタの製造方法 | |
| JPH01100946A (ja) | 半導体装置の製造方法 | |
| JP2518100B2 (ja) | 半導体装置の製造方法 | |
| JP2991388B2 (ja) | 半導体装置の製造方法 | |
| JPS6197826A (ja) | 半導体装置の製造方法 | |
| JP4207284B2 (ja) | 半導体装置の製造方法 | |
| JPH03205846A (ja) | 半導体装置の製造方法 | |
| KR100293458B1 (ko) | 반도체 소자의 금속 배선 및 그의 제조 방법 | |
| JPH08288255A (ja) | 半導体装置の製造方法 | |
| JPH1065000A (ja) | 半導体装置のコンタクトホール形成方法 | |
| JPS63182839A (ja) | 半導体装置 | |
| JPS63272050A (ja) | 半導体装置の製造方法 | |
| JP3079608B2 (ja) | 半導体装置の製造方法 | |
| JP3641488B2 (ja) | 多層配線構造の形成方法 | |
| JPH04132221A (ja) | 半導体集積回路の製造方法 | |
| JPH0669203A (ja) | 半導体素子の製造方法 | |
| JPH0484422A (ja) | 微細な金属配線の形成方法 | |
| JPH0669169A (ja) | 半導体装置の製造方法 | |
| JPH04356944A (ja) | 半導体装置およびその製造方法 | |
| JPH03227022A (ja) | 半導体装置 | |
| JPH0493028A (ja) | 半導体装置の製造方法 | |
| JPH08148567A (ja) | 半導体装置の製造方法 | |
| JP2003100711A (ja) | 半導体装置の製造方法 | |
| JPH04286351A (ja) | 半導体装置の製造方法 | |
| JPH0319221A (ja) | 半導体装置の製造方法 |