JPH0438869A - マスタースライス型半導体集積回路 - Google Patents
マスタースライス型半導体集積回路Info
- Publication number
- JPH0438869A JPH0438869A JP14582890A JP14582890A JPH0438869A JP H0438869 A JPH0438869 A JP H0438869A JP 14582890 A JP14582890 A JP 14582890A JP 14582890 A JP14582890 A JP 14582890A JP H0438869 A JPH0438869 A JP H0438869A
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- JP
- Japan
- Prior art keywords
- cell
- cell arrays
- circuit device
- unit
- arrays
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000003491 array Methods 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスタースライス型半導体集積回路に関するも
のである。
のである。
セミカスタムＩＣ（集積回路）の設計手法として、開発
期間が短く、また開発コストも安いマス−スライス方式
が広く採用されている。通常は複数個のトランジスタ（
ＥＣＬ回路などでは抵抗素子も含む）からる単位セルが
、アレイ状に半導体チップ内に並べられており、その素
子間の接続及び単位セル間の接続を変えるだけで、種々
の仕様のＩＣを実現できる。
期間が短く、また開発コストも安いマス−スライス方式
が広く採用されている。通常は複数個のトランジスタ（
ＥＣＬ回路などでは抵抗素子も含む）からる単位セルが
、アレイ状に半導体チップ内に並べられており、その素
子間の接続及び単位セル間の接続を変えるだけで、種々
の仕様のＩＣを実現できる。
具体的には、第３図に示すように、半導体チップ１上に
複数の単位セル２を一次元に並べたセルアレイ２０を形
成し、このセルアレイ２０を並列に複数配設して、複数
の単位セル２を二次元に配設する。そして、セルアレイ
２０の間の領域に配線３を形成し、各単位セル２を相互
接続すると共に、チップ１の端部に設けた入出力セル４
とも接統し、斜線で示すセルからなるＩＣを実現する。
複数の単位セル２を一次元に並べたセルアレイ２０を形
成し、このセルアレイ２０を並列に複数配設して、複数
の単位セル２を二次元に配設する。そして、セルアレイ
２０の間の領域に配線３を形成し、各単位セル２を相互
接続すると共に、チップ１の端部に設けた入出力セル４
とも接統し、斜線で示すセルからなるＩＣを実現する。
第４図は配線領域にもセルアレイ２０を形成したタイプ
のマスタースライス型半導体集積回路を示しており、こ
れはＳｅａ ｏｒ Ｇａｔｅ １１と呼ばれている。
のマスタースライス型半導体集積回路を示しており、こ
れはＳｅａ ｏｒ Ｇａｔｅ １１と呼ばれている。
ここで、セミカスタムＩＣが使われる機器の動作周波数
は年々高くなっており、セミカスタムＩＣに要求される
速度も高くなってきている。
は年々高くなっており、セミカスタムＩＣに要求される
速度も高くなってきている。
ところが、一般にマスタースライス型半導体装置におい
ては、セル間の接続が自動配線で行われるため、配線長
が長くなりがちであり、これに伴う配線容量の増加によ
り、ＩＣの動作速度がフルカスタム設計に比べ低下する
。そこで、ＩＣの動作速度を決める重要な部分には、あ
らかじめ容量負荷駆動力の高い回路を割りあてておけば
上記問題は改善される。しかし、１種類の単位セルをア
レイ状に並べた従来のマスタースライス型半導体装置で
は、設計の自由度は少なく、大きな改善は望めない。
ては、セル間の接続が自動配線で行われるため、配線長
が長くなりがちであり、これに伴う配線容量の増加によ
り、ＩＣの動作速度がフルカスタム設計に比べ低下する
。そこで、ＩＣの動作速度を決める重要な部分には、あ
らかじめ容量負荷駆動力の高い回路を割りあてておけば
上記問題は改善される。しかし、１種類の単位セルをア
レイ状に並べた従来のマスタースライス型半導体装置で
は、設計の自由度は少なく、大きな改善は望めない。
本発明は、かかる課題を達成したマスタースライス型半
導体集積回路を提供することを目的とする。
導体集積回路を提供することを目的とする。
Ｃ課題を解決するための手段〕
本発明に係るマスタースライス型半導体集積回路は、複
数の回路素子を含んで構成されると共に、それぞれ同等
の機能を有する単位セルを、一次元に複数個並べてセル
アレイを構成し、このセルアレイを並列に複数個配設す
ることにより、単位セルを二次元に配置したものにおい
て、複数個のセルアレイのうちの少なくともいずれかは
、セルアレイを構成する単位セル中の回路素子のサイズ
が、他のセルアレイ中の回路素子のサイズと異なってい
ることを特徴とする。
数の回路素子を含んで構成されると共に、それぞれ同等
の機能を有する単位セルを、一次元に複数個並べてセル
アレイを構成し、このセルアレイを並列に複数個配設す
ることにより、単位セルを二次元に配置したものにおい
て、複数個のセルアレイのうちの少なくともいずれかは
、セルアレイを構成する単位セル中の回路素子のサイズ
が、他のセルアレイ中の回路素子のサイズと異なってい
ることを特徴とする。
本発明によれば、サイズの大きい回路素子を含むセルア
レイに対し、高い負荷駆動力の要求される回路を割り当
てることができる。
レイに対し、高い負荷駆動力の要求される回路を割り当
てることができる。
以下、添付図面を参照して本発明の詳細な説明する。
第１図および第２図は実施例に係るマスタースライス型
半導体集積回路の平面図であり、第１図は配線前、第２
図は配線後に対応する。第１図に示す通り、単一の半導
体チップ１の４辺の各端部には、複数の入出力セル４が
形成されている。そして、これらの内側には、サイズの
小さい回路素子を含んだ第１の単位セル２人を一次元に
並べた第１のセルアレイ２０Ａと、サイズの大きい回路
素子を含んだ第２の単位セル２Ｂを一次元に並べた第２
のセルアレイ２０Ｂとが、互いに平行に配設されている
。そして、２本の第２のセルアレイ２０Ｂの間には、３
本の第１のセルアレイ２ＯＡが介在するようになってい
る。
半導体集積回路の平面図であり、第１図は配線前、第２
図は配線後に対応する。第１図に示す通り、単一の半導
体チップ１の４辺の各端部には、複数の入出力セル４が
形成されている。そして、これらの内側には、サイズの
小さい回路素子を含んだ第１の単位セル２人を一次元に
並べた第１のセルアレイ２０Ａと、サイズの大きい回路
素子を含んだ第２の単位セル２Ｂを一次元に並べた第２
のセルアレイ２０Ｂとが、互いに平行に配設されている
。そして、２本の第２のセルアレイ２０Ｂの間には、３
本の第１のセルアレイ２ＯＡが介在するようになってい
る。
ここで、上記回路素子にはトランジスタ、ダイオードの
他、必要に応じて抵抗素子も含まれる。
他、必要に応じて抵抗素子も含まれる。
そして、各単位セル２Ａ、２Ｂは、それぞれ同等の機能
を有するように設計されている。ただし、第１の単位セ
ル２Ａに比べて第２の単位セル２Ｂの方が、回路素子（
例えばＭＥＳＦＥＴ）のサイズが大きい（例えば２倍）
ため、より大きな容量負荷駆動力が実現されている。
を有するように設計されている。ただし、第１の単位セ
ル２Ａに比べて第２の単位セル２Ｂの方が、回路素子（
例えばＭＥＳＦＥＴ）のサイズが大きい（例えば２倍）
ため、より大きな容量負荷駆動力が実現されている。
第２図には、上記のようなＳｅａ ｏｆ Ｇａｔｅ型の
マスターマライス用半導体チップ１に対して、配線を施
して所望の回路を実現した状態が示されている。図示の
通り、斜線で示すセルの回路素子を、配線３で接続する
ことにより、所望のＩＣを実現する。ここで、通常のＩ
Ｃにおいてはゲート使用率が４０〜５０％であるため、
ＩＣに実際上は使っていないセル領域上を、相互配線領
域として使用する。すなわち、半導体プロセスにおける
平坦化技術を用いることにより、セル領域上も容易に配
線領域として使用できることになる。そして、実現すべ
きＩＣで要求される動作速度や負荷駆動力に応じて、第
１の単位セル２Ａと第２の単位セル２Ｂを選択して使用
する。これにより、ＩＣの集積度に影響されることなく
、設計の自由度を大きく向上させることが可能になる。
マスターマライス用半導体チップ１に対して、配線を施
して所望の回路を実現した状態が示されている。図示の
通り、斜線で示すセルの回路素子を、配線３で接続する
ことにより、所望のＩＣを実現する。ここで、通常のＩ
Ｃにおいてはゲート使用率が４０〜５０％であるため、
ＩＣに実際上は使っていないセル領域上を、相互配線領
域として使用する。すなわち、半導体プロセスにおける
平坦化技術を用いることにより、セル領域上も容易に配
線領域として使用できることになる。そして、実現すべ
きＩＣで要求される動作速度や負荷駆動力に応じて、第
１の単位セル２Ａと第２の単位セル２Ｂを選択して使用
する。これにより、ＩＣの集積度に影響されることなく
、設計の自由度を大きく向上させることが可能になる。
本発明については、上記実施例に限られることなく、種
々の変形が可能である。
々の変形が可能である。
例えば、実施例では３本の第１のセルアレイ２ＯＡの間
に１本の第２のセルアレイ２０Ｂを設けているが、２本
に１本、あるいは４本に１本の割合としてもよい。
に１本の第２のセルアレイ２０Ｂを設けているが、２本
に１本、あるいは４本に１本の割合としてもよい。
以上、詳細に説明した通り本発明では、サイズの大きい
回路素子を含むセルアレイに対し、高い負荷駆動力の要
求される回路を割り当てることができる。このため、Ｉ
Ｃの設計の自由を大幅に向上させることができる。
回路素子を含むセルアレイに対し、高い負荷駆動力の要
求される回路を割り当てることができる。このため、Ｉ
Ｃの設計の自由を大幅に向上させることができる。
ル、２０Ｂ・・・第２のセルアレイ、３・・・配線、４
・・・入出力セル。
・・・入出力セル。
Claims (1)
- 【特許請求の範囲】 複数の回路素子を含んで構成されると共に、それぞれ
同等の機能を有する単位セルを、一次元に複数個並べて
セルアレイを構成し、当該セルアレイを並列に複数個配
設することにより、前記単位セルを二次元に配置したマ
スタースライス型半導体集積回路において、 前記複数個のセルアレイのうちの少なくともいずれかは
、当該セルアレイを構成する前記単位セル中の前記回路
素子のサイズが、他の前記セルアレイ中の前記回路素子
のサイズと異なっていることを特徴とするマスタースラ
イス型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14582890A JPH0438869A (ja) | 1990-06-04 | 1990-06-04 | マスタースライス型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14582890A JPH0438869A (ja) | 1990-06-04 | 1990-06-04 | マスタースライス型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0438869A true JPH0438869A (ja) | 1992-02-10 |
Family
ID=15394062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14582890A Pending JPH0438869A (ja) | 1990-06-04 | 1990-06-04 | マスタースライス型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0438869A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917206A (en) * | 1996-05-30 | 1999-06-29 | Nec Corporation | Gate array system in which functional blocks are connected by fixed wiring |
-
1990
- 1990-06-04 JP JP14582890A patent/JPH0438869A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917206A (en) * | 1996-05-30 | 1999-06-29 | Nec Corporation | Gate array system in which functional blocks are connected by fixed wiring |
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