JPH0210868A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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Publication number
JPH0210868A
JPH0210868A JP63161880A JP16188088A JPH0210868A JP H0210868 A JPH0210868 A JP H0210868A JP 63161880 A JP63161880 A JP 63161880A JP 16188088 A JP16188088 A JP 16188088A JP H0210868 A JPH0210868 A JP H0210868A
Authority
JP
Japan
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elements
logic circuit
bipolar
complementary mos
semiconductor integrated
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Pending
Application number
JP63161880A
Other languages
English (en)
Inventor
Naoko Sugaya
菅谷　直子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
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Publication of JPH0210868A publication Critical patent/JPH0210868A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/996—Masterslice integrated circuits using combined field effect technology and bipolar technology

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関する。
〔従来の技術〕
従来の相補型ＭＯＳ素子とバイポーラ素子で論理回路を
構成したゲートアレイ方式による半導体集積回路装置で
は、内部セル領域は人出段に相補型ＭＯＳ素子、出力段
にバイポーラ素子とを有する２段構成となっており、そ
れを内部１セルとして行列配置されていた。
〔発明か解決しようとする課題〕
上述した従来の相補型ＭＯＳ素子とバイポーラ素子で論
理回路を構成したゲートアレイ方式による半導体集積回
路装置では、入力段に相補型ＭＯ８素子、出力段にバイ
ポーラ素子を有する２段構成となり、それを内部１セル
として行列配置されており、その負荷容量Ｃｔ、に対す
る伝達遅延時間ｔ、の増加分は出力段のバイポーラ素子
の高い駆動能力により、相補型ＭＯＳ素子のみで構成さ
れたゲートアレイのそれよりも少ない、つまり、重い負
荷容量ＣＬに対する伝達遅延時間ｔ　ｐａの増加を低く
でき、高速動作をする。ところが、相補型ＭＯＳ素子と
バイポーラ素子の２段構成となっているため、小さな負
荷容量ＣＬに対しては相補型ＭＯＳ素子のみで論理回路
を構成したゲートアレイよりも、伝達遅延時間ｔｐｄは
大きいという欠点がある。
本発明のＬｌ的は前記課題を解決した半導体集積回路装
置を提供することにある。
〔課題を解決するための手段〕
前記目的を達成するため、本発明は相補型ＭＯ８素子と
バイポーラ素子で論理回路を構成するゲートアレイ方式
の半導体集積回路装置において、内部セル領域に相補型
ＭＯＳ素子のみで構成された内部セルの行とバイポーラ
素子のみで構成された内部セルの行とをそれぞれ交互に
配置したものである。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成図である。このＩＣチ
ップはパッド１、入出力セル２、バイポーラ素子のみで
構成された内部セル行３、相補型ＭＯ８素子のみで構成
された内部セル行４を有している。なお、配線領域は行
３又は４、又は行３゜４の両方に含まれている。従来の
相補型ＭＯ８素子とバイポーラ素子混在のゲートアレイ
では、重い負荷容量ＣＬに対する伝達遅延時間ｔ、ｄの
増加を低くでき、高速動作をする。ところが内部セルが
相補型ＭＯＳ素子とバイポーラ素子の２段構成となって
いるため、小さな負荷容量ＣＬに対しては相補型ＭＯＳ
素子のみで論理回路を構成されたゲートアレイより、伝
達遅延時間ｊ　ｐｄは大きい。
従って、上記の構成にすれば、低負荷容量に対しては相
補型ＭＯＳ素子のみで論理回路を構成し、高負荷容量に
対しては相補型ＭＯＳ素子とバイポーラ素子の２段構成
の論理回路を構成ずれば、双方の利点を生かした高速の
論理回路を実現できる６〔発明の効果〕 以上説明したように本発明は相補型ＭＯＳ素子のみで構
成したセル行とバイポーラ素子のみで構成したセル行を
配置することにより、相補型ＭＯ８素子とバイポーラ素
子の２段構成を１つのセルとして行列配置されたゲート
アレイ方式半導体装置を使用したＩＣチップよりも伝達
遅延時間り、ｄを小さくでき、低負荷容量に対しては相
補型ＭＯ８素子のみで論理回路を構成でき、高負荷容量
に対しては相補型ＭＯＳ素子とバイポーラ素子の２段構
成の論理回路かでき、その結果高速の論理回路を実現で
きる効果を有する。
【図面の簡単な説明】
第１図は本発明の一実施例を示すＩＣチップの平面図で
ある。 ■・・・パッド ２・・・入出力セル ３・・・バイポーラ素子セルのみの内部セル行４・・・
相補型ＭＯＳ素子セルのみの内部セル行特許出願人　　
日本電気株式会社 第１図

Claims (1)

    【特許請求の範囲】
  1. （１）相補型ＭＯＳ素子とバイポーラ素子で論理回路を
    構成するゲートアレイ方式の半導体集積回路装置におい
    て、内部セル領域に相補型ＭＯＳ素子のみで構成された
    内部セルの行とバイポーラ素子のみで構成された内部セ
    ルの行とをそれぞれ交互に配置したことを特徴とする半
    導体集積回路装置。
JP63161880A 1988-06-29 1988-06-29 半導体集積回路装置 Pending JPH0210868A (ja)

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