JPS6357947B2 - - Google Patents
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- JPS6357947B2 JPS6357947B2 JP57030007A JP3000782A JPS6357947B2 JP S6357947 B2 JPS6357947 B2 JP S6357947B2 JP 57030007 A JP57030007 A JP 57030007A JP 3000782 A JP3000782 A JP 3000782A JP S6357947 B2 JPS6357947 B2 JP S6357947B2
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- JP
- Japan
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- layer
- control electrode
- electron
- semiconductor
- mobility transistor
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/602—Heterojunction gate electrodes for FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
Landscapes
- Bipolar Transistors (AREA)
- Weting (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、高電子移動度トランジスタの製造方
法に関し、特にその製造方法が容易であり、特性
が安定しており、製造歩留りが良好である高電子
移動度トランジスタの製造方法に関する。
法に関し、特にその製造方法が容易であり、特性
が安定しており、製造歩留りが良好である高電子
移動度トランジスタの製造方法に関する。
(2) 技術の背景
高電子移動度トランジスタとは、電子親和力の
相異なる二種の半導体を接合することにより形成
される一つのヘテロ接合面の近傍に蓄積される電
子群（二次元電子ガスと称す）の電子面濃度を制
御電極に印加する電圧によつて制御して、この制
御電極を挟んで設けられた一対の入・出力電極間
に上記の蓄積電子群（二次元電子ガス）をもつて
形成される導電路のインピーダンスを制御する能
動的半導体装置をいう。
相異なる二種の半導体を接合することにより形成
される一つのヘテロ接合面の近傍に蓄積される電
子群（二次元電子ガスと称す）の電子面濃度を制
御電極に印加する電圧によつて制御して、この制
御電極を挟んで設けられた一対の入・出力電極間
に上記の蓄積電子群（二次元電子ガス）をもつて
形成される導電路のインピーダンスを制御する能
動的半導体装置をいう。
高電子移動度トランジスタを構成しうる半導体
の組み合わせとなりうる半導体の条件は(イ)互いに
格子定数が同一であるか近似していること、(ロ)電
子親和力の差が大きいこと、(ハ)バンドギヤツプの
差が大きいことであるから、多数存在する。
の組み合わせとなりうる半導体の条件は(イ)互いに
格子定数が同一であるか近似していること、(ロ)電
子親和力の差が大きいこと、(ハ)バンドギヤツプの
差が大きいことであるから、多数存在する。
又、電子親和力の大きな半導体よりなる層を上
層にしても下層にしても、それぞれ、特有の条件
を充足するかぎり高電子移動度トランジスタの製
造は可能である。
層にしても下層にしても、それぞれ、特有の条件
を充足するかぎり高電子移動度トランジスタの製
造は可能である。
更に、ノーマリオン型も、ノーマリオフ型も、
それぞれ、特有の要件を充足すれば、製造可能で
ある。
それぞれ、特有の要件を充足すれば、製造可能で
ある。
高電子移動度トランジスタにおいては、上記の
蓄積電子群（二次元電子ガス）の電子移動度が特
に低温において非常に大きくなることが特徴であ
る。
蓄積電子群（二次元電子ガス）の電子移動度が特
に低温において非常に大きくなることが特徴であ
る。
(3) 従来技術と問題点
従来、高電子移動度トランジスタの制御電極は
シヨツトキーバリア型の制御電極が使用されてい
たが、シヨツトキー接合は、その接合が形成され
る表面の状態によつて、その特性が影響を受ける
ので、その形成にあたり正確な制御を必要とし、
この制御が必ずしも容易でないので、製品の特性
も必ずしも安定せず、結果的に製造歩留りが必ず
しも良好とはいえないという欠点があつた。
シヨツトキーバリア型の制御電極が使用されてい
たが、シヨツトキー接合は、その接合が形成され
る表面の状態によつて、その特性が影響を受ける
ので、その形成にあたり正確な制御を必要とし、
この制御が必ずしも容易でないので、製品の特性
も必ずしも安定せず、結果的に製造歩留りが必ず
しも良好とはいえないという欠点があつた。
このシヨツトキーバリア型の制御電極は、通常
レジストをもちいたリフトオフ法で形成されるも
のであり、その位置決めには細心の注意が必要と
なつている。
レジストをもちいたリフトオフ法で形成されるも
のであり、その位置決めには細心の注意が必要と
なつている。
(4) 発明の目的
本発明の目的は、以上の欠点を解消することに
あり、その製造方法が容易であり、製造にあたり
厳密な制御を必要とすることがない制御電極を有
する高電子移動度トランジスタの製造方法を提供
することにあり、その結果、製造歩留りが良好で
あるという効果を実現するものである。
あり、その製造方法が容易であり、製造にあたり
厳密な制御を必要とすることがない制御電極を有
する高電子移動度トランジスタの製造方法を提供
することにあり、その結果、製造歩留りが良好で
あるという効果を実現するものである。
(5) 発明の構成
本発明の構成は、高電子移動度トランジスタの
制御電極として、従来のシヨツトキーバリア型制
御電極に代えて、Ｐ−Ｎ接合型制御電極となすこ
とを基本概念とし、従来技術における高電子移動
度トランジスタにおいて、制御電極とチヤンネ
ル・電子供給層よりなる二重層との間に、Ｐ型不
純物を含有し大きな電子親和力を有する半導体よ
りなる層を介在させることにある。この介在層を
なす大きな電子親和力を有する半導体は電子供給
層より電子親和力が大きく、電子供給層・チヤン
ネル層と格子定数が近似していれば足りるが、チ
ヤンネル層の材料と同一材料であることが現実的
である。
制御電極として、従来のシヨツトキーバリア型制
御電極に代えて、Ｐ−Ｎ接合型制御電極となすこ
とを基本概念とし、従来技術における高電子移動
度トランジスタにおいて、制御電極とチヤンネ
ル・電子供給層よりなる二重層との間に、Ｐ型不
純物を含有し大きな電子親和力を有する半導体よ
りなる層を介在させることにある。この介在層を
なす大きな電子親和力を有する半導体は電子供給
層より電子親和力が大きく、電子供給層・チヤン
ネル層と格子定数が近似していれば足りるが、チ
ヤンネル層の材料と同一材料であることが現実的
である。
本発明の特徴とする所は、半絶縁性半導体基板
上に形成された、大きな電子親和力を有する半導
体よりなるチヤンネル層とＮ型不純物を含有し小
さな電子親和力を有する半導体よりなる電子供給
層とよりなる二重層を有し、該二重層上の一部領
域に設けられた制御電極と該制御電極を挟んで前
記二重層上に設けられた入・出力電極とを有する
高電子移動度トランジスタを製造するにあたり、
前記二重層上に、Ｐ型不純物を含有し、電子供給
層より大きな電子親和力を有する半導体ゲート層
を積層し、前記半導体ゲート層上に該半導体ゲー
ト層と非整流性接続する制御電極を形成し、前記
半導体ゲート層に対するエツチング速度が前記電
子供給層に対するエツチング速度より大きいエツ
チング手段により、前記制御電極をマスクとして
該半導体ゲート層を選択的にエツチング除去し、
露出した電子供給層上に入・出力電極を形成する
ことを特徴とする高電子移動度トランジスタの製
造方法である。
上に形成された、大きな電子親和力を有する半導
体よりなるチヤンネル層とＮ型不純物を含有し小
さな電子親和力を有する半導体よりなる電子供給
層とよりなる二重層を有し、該二重層上の一部領
域に設けられた制御電極と該制御電極を挟んで前
記二重層上に設けられた入・出力電極とを有する
高電子移動度トランジスタを製造するにあたり、
前記二重層上に、Ｐ型不純物を含有し、電子供給
層より大きな電子親和力を有する半導体ゲート層
を積層し、前記半導体ゲート層上に該半導体ゲー
ト層と非整流性接続する制御電極を形成し、前記
半導体ゲート層に対するエツチング速度が前記電
子供給層に対するエツチング速度より大きいエツ
チング手段により、前記制御電極をマスクとして
該半導体ゲート層を選択的にエツチング除去し、
露出した電子供給層上に入・出力電極を形成する
ことを特徴とする高電子移動度トランジスタの製
造方法である。
(6) 発明の実施例
以下、図面を参照しつつ、本発明の一実施例に
係わる、高電子移動度トランジスタの主要製造工
程を説明し、本発明の構成と特有の効果とを明ら
かにする。
係わる、高電子移動度トランジスタの主要製造工
程を説明し、本発明の構成と特有の効果とを明ら
かにする。
第１図参照
クローム（Cr）を含有して半絶縁性の砒化ガ
リユウム（GaAs）基板１上に、厚さ4000Å程度
の砒化ガリユウム（GaAs）またはアルミニユウ
ムガリユウム砒素（AlGaAs）のバツフア層２を
形成し、この上に高純度の砒化ガリユウム
（GaAs）よりなるチヤンネル層３を厚さ3000Å
程度に形成し、この上に、濃度１×1018／cm3程度
にＮ型不純物を含有するアルミニユウムガリユウ
ム砒素（AlGaAs）よりなる電子供給層４を厚さ
500Å程度に形成し、更にこの上に、高濃度にＰ
型不純物を含有する砒化ガリユウム（GaAs）よ
りなる層５を厚さ3000Å程度に形成する。
リユウム（GaAs）基板１上に、厚さ4000Å程度
の砒化ガリユウム（GaAs）またはアルミニユウ
ムガリユウム砒素（AlGaAs）のバツフア層２を
形成し、この上に高純度の砒化ガリユウム
（GaAs）よりなるチヤンネル層３を厚さ3000Å
程度に形成し、この上に、濃度１×1018／cm3程度
にＮ型不純物を含有するアルミニユウムガリユウ
ム砒素（AlGaAs）よりなる電子供給層４を厚さ
500Å程度に形成し、更にこの上に、高濃度にＰ
型不純物を含有する砒化ガリユウム（GaAs）よ
りなる層５を厚さ3000Å程度に形成する。
以上の工程は、モレキユラービームエピタキシ
ヤル成長法を使用して、連続的に実行することが
できる。
ヤル成長法を使用して、連続的に実行することが
できる。
また、チヤンネル層３は低濃度であれば、Ｐ型
の不純物を含有してもＮ型の不純物を含有しても
さしつかえない。この結晶プロフアイルにおいて
は、チヤンネル層３と電子供給層４とのヘテロ界
面近傍に二次元電子ガス６が蓄積しうる。
の不純物を含有してもＮ型の不純物を含有しても
さしつかえない。この結晶プロフアイルにおいて
は、チヤンネル層３と電子供給層４とのヘテロ界
面近傍に二次元電子ガス６が蓄積しうる。
第２図参照
チタン・白金・金（Ti／Pt／Au）の三重層よ
りなる制御電極７を、制御電極形成領域に選択的
に形成する。
りなる制御電極７を、制御電極形成領域に選択的
に形成する。
この方法は、制御電極形成領域以外の領域を二
酸化シリコン（SiO2）等のマスクで覆つてから
スパツタリング法等を使用して上記の三重層７を
形成するのがよい。制御電極材料の選択は、入・
出力電極形成領域にイオン注入をなさないときは
アルミニユウム（Al）等低融点の金属でもさし
つかえないが、入・出力電極形成領域にイオン注
入をなすときは、その熱処理温度でも砒化ガリユ
ウム（GaAs）と反応しないタングステン（Ｗ）、
チタン（Ti）、モリブデン（Mo）とこれらのシ
リサイドとの二重層も好適である。
酸化シリコン（SiO2）等のマスクで覆つてから
スパツタリング法等を使用して上記の三重層７を
形成するのがよい。制御電極材料の選択は、入・
出力電極形成領域にイオン注入をなさないときは
アルミニユウム（Al）等低融点の金属でもさし
つかえないが、入・出力電極形成領域にイオン注
入をなすときは、その熱処理温度でも砒化ガリユ
ウム（GaAs）と反応しないタングステン（Ｗ）、
チタン（Ti）、モリブデン（Mo）とこれらのシ
リサイドとの二重層も好適である。
第３図参照
二塩化二弗化炭素（CCl2F2）９とヘリユウム
（He）との等容混合ガスを使用して、高濃度にＰ
型不純を含有する砒化ガリユウム（GaAs）より
なる層５を選択的に除去する。
（He）との等容混合ガスを使用して、高濃度にＰ
型不純を含有する砒化ガリユウム（GaAs）より
なる層５を選択的に除去する。
このエツチング条件の選定にあたつては、
CCl2F2／HeプラズマによりGaAsとAl0.3Ga0.7As
をエツチングしたときのレートに関する実験デー
タの一例を示した第４図に基づいている。
CCl2F2／HeプラズマによりGaAsとAl0.3Ga0.7As
をエツチングしたときのレートに関する実験デー
タの一例を示した第４図に基づいている。
第４図に示す通り、トータルガス圧を2.5Paと
し、CCl2F2とHeの分圧比を横軸に、縦軸には、
エツチング・レート（ｎｍ／min）をとつてあ
る。本条件は、プラズマ電力密度を0.35W／cm2、
としたときである。CCl2F2とHeの分圧比を２と
したときの、エツチング・レートは、GaAsで
500nｍ／min、Al0.3Ga0.7Asで20nｍ／minとな
り、25倍のレート差となる。CCl2F2とHeの分圧
比を１以上にすれば、レート差は10以上となり、
GaAsのエツチングにて、AlGaAs表面にてその
エツチングを停止させることができ、実質上、
GaAsの選択エツチングが可能となる。
し、CCl2F2とHeの分圧比を横軸に、縦軸には、
エツチング・レート（ｎｍ／min）をとつてあ
る。本条件は、プラズマ電力密度を0.35W／cm2、
としたときである。CCl2F2とHeの分圧比を２と
したときの、エツチング・レートは、GaAsで
500nｍ／min、Al0.3Ga0.7Asで20nｍ／minとな
り、25倍のレート差となる。CCl2F2とHeの分圧
比を１以上にすれば、レート差は10以上となり、
GaAsのエツチングにて、AlGaAs表面にてその
エツチングを停止させることができ、実質上、
GaAsの選択エツチングが可能となる。
つづいて、入・出力電極形成領域８にシリコン
（Si）等Ｎ型不純物をイオン注入してこれを合金
化して入・出力電極形成領域８を表面からチヤン
ネル層３までオーミツクコンタクト領域９をもつ
て接続する。
（Si）等Ｎ型不純物をイオン注入してこれを合金
化して入・出力電極形成領域８を表面からチヤン
ネル層３までオーミツクコンタクト領域９をもつ
て接続する。
更に、入・出力電極形成領域８上に金ゲルマニ
ユウム・金（Au・Ge／Au）の二重層よりなる
入・出力電極１０を選択的に形成する。
ユウム・金（Au・Ge／Au）の二重層よりなる
入・出力電極１０を選択的に形成する。
以上説明せる構造を有する高電子移動度トラン
ジスタにおいてトランジスタ動作をなさしめるた
めには制御電極７に負電圧を印加することを必要
とするが、この負電圧は、高濃度にＰ型不純物を
含有する砒化ガリユウム（GaAs）よりなる層５
と電子供給層４とにより形成されるＰ−Ｎ接合に
対して逆バイアスとなるから、かなりな高電圧ま
で耐えることができるので制御電極７は十分その
機能を発揮する一方、このＰ型不純物を高濃度に
含有する砒化ガリユウム（GaAs）層５の形成と
これと非整流性接続される制御電極７の形成は容
易であるから、比較的容易に、良好な整造歩留り
を持つて、高電子移動度トランジスタを製造する
ことができる。
ジスタにおいてトランジスタ動作をなさしめるた
めには制御電極７に負電圧を印加することを必要
とするが、この負電圧は、高濃度にＰ型不純物を
含有する砒化ガリユウム（GaAs）よりなる層５
と電子供給層４とにより形成されるＰ−Ｎ接合に
対して逆バイアスとなるから、かなりな高電圧ま
で耐えることができるので制御電極７は十分その
機能を発揮する一方、このＰ型不純物を高濃度に
含有する砒化ガリユウム（GaAs）層５の形成と
これと非整流性接続される制御電極７の形成は容
易であるから、比較的容易に、良好な整造歩留り
を持つて、高電子移動度トランジスタを製造する
ことができる。
(7) 発明の効果
以上説明せる通り、本発明によれば、制御電極
をマスクとした選択エツチングによるセルフアラ
インプロセスであるので、その製造方法が容易で
あり、その製造にあたり極度に厳密な制御を必要
とすることがない制御電極を有する高電子移動度
トランジスタを提供することができる。その結
果、特性の安定した製品を良好な製造歩留りをも
つて製造することができるという効果を実現でき
る。
をマスクとした選択エツチングによるセルフアラ
インプロセスであるので、その製造方法が容易で
あり、その製造にあたり極度に厳密な制御を必要
とすることがない制御電極を有する高電子移動度
トランジスタを提供することができる。その結
果、特性の安定した製品を良好な製造歩留りをも
つて製造することができるという効果を実現でき
る。
第１図乃至第３図は、本発明の一実施例に係わ
る高電子移動度トランジスタの主要製造工程完了
後の基板断面図、第４図は第３図でのGaAsの選
択エツチングに用いる際のGaAsとAlGaAsのエ
ツチングレートを示す図である。 １……半絶縁性半導体基板、２……バツフア
層、３……チヤンネル層、４……電子供給層、５
……高濃度にＰ型不純物を含有し大きな電子親和
力を有する半導体よりなる層、６……二次元電子
ガス、７……制御電極、８……入・出力電極形成
領域、９……合金化領域、１０……入・出力電
極。
る高電子移動度トランジスタの主要製造工程完了
後の基板断面図、第４図は第３図でのGaAsの選
択エツチングに用いる際のGaAsとAlGaAsのエ
ツチングレートを示す図である。 １……半絶縁性半導体基板、２……バツフア
層、３……チヤンネル層、４……電子供給層、５
……高濃度にＰ型不純物を含有し大きな電子親和
力を有する半導体よりなる層、６……二次元電子
ガス、７……制御電極、８……入・出力電極形成
領域、９……合金化領域、１０……入・出力電
極。
Claims (1)
- １ 半絶縁性半導体基板上に形成された、大きな
電子親和力を有する半導体よりなるチヤンネル層
とＮ型不純物を含有し小さな電子親和力を有する
半導体よりなる電子供給層とよりなる二重層を有
し、該二重層上の一部領域に設けられた制御電極
と該制御電極を挟んで前記二重層上に設けられた
入・出力電極とを有する高電子移動度トランジス
タを製造するにあたり、前記二重層上に、Ｐ型不
純物を含有し、電子供給層より大きな電子親和力
を有する半導体ゲート層を積層し、前記半導体ゲ
ート層上に該半導体ゲート層と非整流性接続する
制御電極を形成し、前記半導体ゲート層に対する
エツチング速度が前記電子供給層に対するエツチ
ング速度より大きいエツチング手段により、前記
制御電極をマスクとして該半導体ゲート層を選択
的にエツチング除去し、露出した電子供給層上に
入・出力電極を形成することを特徴とする高電子
移動度トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57030007A JPS58147169A (ja) | 1982-02-26 | 1982-02-26 | 高電子移動度トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57030007A JPS58147169A (ja) | 1982-02-26 | 1982-02-26 | 高電子移動度トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58147169A JPS58147169A (ja) | 1983-09-01 |
| JPS6357947B2 true JPS6357947B2 (ja) | 1988-11-14 |
Family
ID=12291821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57030007A Granted JPS58147169A (ja) | 1982-02-26 | 1982-02-26 | 高電子移動度トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58147169A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0624208B2 (ja) * | 1982-07-29 | 1994-03-30 | 日本電気株式会社 | 半導体装置 |
| JPS5932174A (ja) * | 1982-08-16 | 1984-02-21 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| JP2655594B2 (ja) * | 1984-01-10 | 1997-09-24 | 日本電気株式会社 | 集積型半導体装置 |
| JPS60210879A (ja) * | 1984-04-03 | 1985-10-23 | Nec Corp | 電界効果トランジスタ |
| JP2604349B2 (ja) * | 1984-12-12 | 1997-04-30 | 日本電気株式会社 | 半導体装置 |
| JPS61176161A (ja) * | 1985-01-31 | 1986-08-07 | Nec Corp | ヘテロゲ−ト電界効果トランジスタ |
| JPH0714056B2 (ja) * | 1985-04-05 | 1995-02-15 | 日本電気株式会社 | 半導体装置 |
| JPH088350B2 (ja) * | 1985-04-08 | 1996-01-29 | 日本電気株式会社 | 半導体装置 |
| JPH0216102Y2 (ja) * | 1985-05-17 | 1990-05-01 | ||
| JPH0758760B2 (ja) * | 1985-06-05 | 1995-06-21 | 日本電気株式会社 | 相補型半導体装置 |
| JPS61280674A (ja) * | 1985-06-06 | 1986-12-11 | Nec Corp | 半導体装置 |
| US4689869A (en) * | 1986-04-07 | 1987-09-01 | International Business Machines Corporation | Fabrication of insulated gate gallium arsenide FET with self-aligned source/drain and submicron channel length |
| US4942437A (en) * | 1986-04-22 | 1990-07-17 | International Business Machines Corporation | Electron tuned quantum well device |
| JPH07120630B2 (ja) * | 1986-09-20 | 1995-12-20 | 富士通株式会社 | 半導体装置の製造方法 |
| US4962409A (en) * | 1987-01-20 | 1990-10-09 | International Business Machines Corporation | Staggered bandgap gate field effect transistor |
| JP3125574B2 (ja) * | 1994-03-29 | 2001-01-22 | 日本電気株式会社 | 化合物半導体装置の製造方法 |
| JP4507285B2 (ja) * | 1998-09-18 | 2010-07-21 | ソニー株式会社 | 半導体装置及びその製造方法 |
-
1982
- 1982-02-26 JP JP57030007A patent/JPS58147169A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58147169A (ja) | 1983-09-01 |
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