JPH049343B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンピユータプログラムの検査評
価及びデバツクを行なうため、実行されたプログ
ラムの通過アドレスを記録、表示する装置に関
し、特にプログラム中の分岐命令に対応するアド
レスを分岐成立、不成立のいずれの条件で通過し
たのかを容易に判断することができるようにした
ことにより、効率のよいデバツクを行なうことを
可能としたものに関する。

〔従来の技術〕

コンピユータプログラムの検査評価を行ない、
その誤まりを直す作業すなわちいわゆるデバツク
を行なう場合には、入力データの値等の各条件を
種々に設定しながら同一のプログラムを繰返し実
行し、その通過ステツプのアドレス情報を順次記
録（トレース）することにより、未通過ステツプ
の存否の確認をはじめとした該プログラムの実行
状態の把握を行なうことが必要とされる。このよ
うなトレースを行なう方法のひとつとして、プロ
グラムの各ステツプのアドレスに１対１に対応す
る記憶場所を有するメモリを具えたプログラム通
過軌跡記録用装置（トレース装置）を設け、被測
定装置（計算機システム等）がアドレスを指定し
てプログラムを１ステツプずつ読み出し実行する
際に、その指定されたアドレスについてのアドレ
ス情報を順次前記プログラム通過軌跡記録用装置
に取入れ、該アドレスに対応する前記メモリの記
憶場所に通過表示の書込みを行なう、という方法
が既に従来から提案されている（特許番号
1134367）。この方法によりメモリに書込まれた通
過表示を例示すると第２図の通りであり、この例
では、アドレス“0001”から“0004”及び
“0006”に通過表示“１”が書込まれており、こ
れらのステツプが実行されたことが示されている
のに対し、アドレス“0005”には通過表示“１”
が書込まれていず、このステツプは実行されてい
ないことが示されている。

〔発明が解決しようとする問題点〕

ところで上述のようなトレース方法を用いた場
合、分岐命令を含むプログラムで、第３図ａに例
示するように分岐命令に対応するアドレス
“0001”のステツプの分岐先に夫々異なるアドレ
ス“0002”、“0003”のステツプが存在していると
きには、前記メモリのアドレス“0002”、“0003”
に対応する位置の通過表示を調べることにより、
分岐命令を分岐成立、不成立のいずれの条件で通
過したのか（あるいは両方とも通過したのか）を
即時に判断することができる。しかし第３図ｂに
例示するように、分岐命令に対応するアドレス
“0001”のステツプの分岐先の一方（不成立の側）
にはアドレス“0002”のステツプが存在するが、
他方（成立の側）ではステツプが存在せず、分岐
を終了して直接アドレス“0003”のステツプに進
むようなときには、前記メモリのアドレス
“0002”、“0003”に対応する位置のうち“0003”
に対応する位置のみ通過表示が書込まれていれば
分岐命令を分岐成立の条件でのみ通過したことを
確認できるが、アドレス“0002”、“0003”に対応
する位置の両方に通過表示が書込まれていると、
分岐命令を分岐不成立の条件でのみ通過したの
か、それとも両方とも通過したのかを判断するこ
とが不可能となる。

このため、このようなトレース方法では分岐命
令を含むプログラムの実行状態を正確に把握する
ことができないことがあり、このことが効率のよ
いデバツクの実現の妨げになつているという問題
があつた。

この発明は上述の点に鑑みてなされたもので、
分岐命令を含むプログラムのデバツクを効率よく
行なうことができるようにしたトレース装置を提
供しようとするものである。

〔問題点を解決するための手段〕

この発明に係るプログラム通過アドレストレー
ス装置は、プログラムの各アドレスに１対１に対
応する記憶場所を夫々有する少なくとも２系列の
記憶手段と、実行されたプログラムにおける隣接
するステツプ間のアドレス情報の関係に基づき、
各ステツプにつき分岐成立又は不成立の判定を行
なう判定手段と、この判定手段における分岐成立
又は不成立の判定に応じて前記記憶手段の何れか
の系列を選択する選択手段と、選択された前記系
列において、前記判定に関わるステツプのアドレ
ス情報に対応する記憶場所に所定の通過表示情報
を書込む書込み手段と、前記記憶手段の記憶内容
を読み出す手段と、同一アドレスに対応する各系
列の記憶場所から読み出された記憶内容の組合せ
に応じて該アドレスについての表示内容を指定す
る指定手段と、前記指定手段による指定に基づ
き、プログラムの各アドレスについて通過状態を
示す所定の表示を行う表示手段を具えたことを特
徴とする。

〔作用〕

トレース装置にアドレス情報が与えられると、
分岐成立又は不成立の判定に応じて記憶手段の
夫々異なる系列が選択され、選択された系列内の
対応する記憶場所に通過表示情報が書き込まれ
る。これにより、アドレスを分岐成立の条件で通
過した場合と分岐不成立の条件で通過した場合と
では夫々異なる系列の対応する記憶場所に通過表
示情報が記憶される。従つて、同一アドレスに対
応する各系列内の記憶場所の記憶内容（通過表示
情報の有無）の組合せによつて該アドレスの通過
状況（通過したか否か）及び分岐状況（分岐成立
の条件のみで通過したか、分岐不成立の条件のみ
で通過したか、あるいは両方とも通過したか）が
判明するので、この組合せに応じた表示内容の指
定に基づき通過表示を行なうことにより、該アド
レスの通過状況のみならず分岐状況をも容易に判
断することができるようになる。

〔実施例〕

以下、添付図面を参照しながらこの発明の一実
施例を詳細に説明しよう。

第１図は、この発明に係るプログラム通過アド
レストレース装置の一実施例を示す図であり、ト
レース装置１は、インターフエース１９を介して
被測定装置１６（計算機システム等）と接続され
ている。被測定装置１６にはマイクロコンピユー
タ１７及びメモリ１８が含まれており、メモリ１
８にはマイクロコンピユータ１７が実行するプロ
グラムを記録するプログラム領域及びＩ／Ｏ（入
出力データ）領域が含まれている。マイクロコン
ピユータ１７がアクセスするメモリ１８内の各ア
ドレスのアドレス情報（すなわちアクセスされた
各アドレス（実行アドレス）の絶対アドレスを示
す実行アドレス信号ａ）とフアンクシヨン情報
（すなわち各実行アドレスがプログラム領域と
Ｉ／Ｏ領域のうちいずれの領域に属するものであ
るかを区別し、更にＩ／Ｏ領域に属するものであ
るときは上位データ及び下位データのいずれに対
応するものであるのかを区別するフアンクシヨン
信号ｂ）が、インターフエース１９を介してトレ
ース装置１に与えられる。

この発明によれば、トレース装置１には分岐命
令判定回路２が設けられており、分岐命令判定回
路２は、トレース装置１に与えられる前記アドレ
ス情報すなわち実行アドレス信号ａを、ゲート回
路２０を介して入力する。ゲート回路２０の制御
入力にはデコーダ５の出力ラインＬ１が接続され
ている。フアンクシヨン信号ｂが、実行アドレス
がプログラム領域に属することを示す内容のと
き、出力ラインＬ１に信号“１”が生じ、このと
きゲート回路２０が開かれ、前記フアンクシヨン
信号ｂに対応するプログラム領域の実行アドレス
信号ａが分岐命令判定回路２に入力される。これ
により、判定回路２にはプログラム領域の実行ア
ドレス信号ａのみが入力される。

判定回路２は、隣接して入力したプログラム領
域の実行アドレス信号ａのアドレスジヤンプの有
無に基づいて分岐命令に対応する実行アドレスに
ついて分岐成立の有無を判定するものであり、第
４図に示すようにレジスタ２１及び２２、加算器
２３、比較器２４を含んでいる。判定回路２に入
力された実行アドレス信号ａは、レジスタ２１に
与えられ、クロツクパルスφのタイミングでレジ
スタ２１に取込まれる。レジスタ２１の出力は、
比較器２４に与えられるとともに、レジスタ２２
に与えられ、同じクロツクパルスφのタイミング
でレジスタ２２に取込まれる。レジスタ２２の出
力は、加算器２３を経て比較器２４に与えられ
る。加算器２３は、入力したアドレス信号の値に
数値「１」を加算するものである。比較器２４
は、入力した２つのアドレス信号の値を比較し、
両者が一致しているか否かの比較結果を示す信号
を出力するものである。

デコーダ５の出力ラインＬ１の条件と処理クロ
ツクである実行アドレス信号ａ１がレジスタ２１
に取込まれると、次の出力ラインＬ１の条件と処
理クロツクでは信号ａ１はレジスタ２２に取込ま
れるとともに加算器２３でその値に「１」を加算
されて比較器２４に与えられ、レジスタ２１には
次の実行アドレス信号ａ２が取込まれ、比較器２
４に与えられる。このとき比較器２４は、入力し
た２つの信号（信号ａ１の値に「１」を加算した
ものと信号ａ２）の値を比較し、アドレスジヤン
プの存在により両者が一致していなければ（例え
ばａ１＝“0001”、ａ２＝“0003”）その旨の比較結
果信号を出力し、アドレスが連続しており両者が
一致していれば（例えばａ１＝“0001”、ａ２＝
“0002”）その旨の比較結果信号を出力する。以
下、隣接して入力されるプログラム領域の実行ア
ドレス信号ａについて、上記のような比較処理が
同様に繰返されていく。

尚、レジスタ２１，２２に取込まれる条件は、
デコーダ５の出力ラインＬ１と処理クロツクの条
件がそろつたときにのみ更新される。

比較器２４から出力された比較結果信号のう
ち、入力した２つの信号が一致していない旨の比
較結果信号（これを“１”とする）は、分岐成立
信号として判定回路２からセレクタ３の被選択入
力Ａに与えられる。また入力した２つの信号が一
致している旨の比較結果信号（これを“０”とす
る）は、判定回路２からインバータ４を介し、分
岐不成立信号としてセレクタ３の被選択入力
A′に与えられる。

他方、トレース装置１に与えられた前記アドレ
ス情報のうちフアンクシヨン信号ｂは、デコーダ
５に入力される。デコーダ５は、入力したフアン
クシヨン信号ｂをデコードし、その内容に応じて
出力ラインのいずれかに信号を生ずる。すなわち
信号ｂが、実行アドレスがプログラム領域に属す
ることを示すものであるときは、セレクタ３の選
択入力Ｓ及びゲート回路２０の制御入力に接続さ
れた出力ラインＬ１に信号“１”を生ずる。また
信号ｂが、実行アドレスがＩ／Ｏ領域の上位のデ
ータに対応することを示すものであるときは、セ
レクタ３の被選択入力Ｂに接続された出力ライン
Ｌ２に信号“１”（上位データ信号）を生じ、実
行アドレスがＩ／Ｏ領域の下位のデータに対応す
ることを示すものであるときは、セレクタ３の被
選択入力B′に接続された出力ラインＬ３に信号
“１”（下位データ信号）を生ずる。

セレクタ３は、選択入力Ｓに信号“１”が与え
られたとき、被選択入力Ａ，A′に入力された信
号を選択して出力し、選択入力Ｓに信号“１”が
与えられなかつたとき、被選択入力Ｂ，B′に入
力された信号を選択して出力するものである。す
なわち、デコーダ５が選択入力Ｓに接続された出
力ラインＬ１に信号“１”を生じた場合（つまり
前記フアンクシヨン信号ｂが、実行アドレスがプ
ログラム領域に属することを示すものである場
合）であつて、判定回路２から分岐成立信号が被
選択入力Ａに与えられたとき、セレクタ３はこの
分岐成立信号を選択して出力する。上記場合であ
つて、判定回路２から分岐不成立信号が被選択入
力A′に与えられたとき、セレクタ３はこの分岐
不成立信号を選択して出力する。また、デコーダ
５が被選択入力Ｂに接続された出力ラインＬ２に
信号“１”（上位データ信号）を生じた場合（信
号ｂが、実行アドレスがＩ／Ｏ領域の上位データ
に対応することを示す場合）、セレクタ３は被選
択入力Ｂに与えられたこの上位データ信号を選択
して出力する。デコーダ５が被選択入力B′に接
続された出力ラインＬ３に信号“１”（下位デー
タ信号）を生じた場合（信号ｂが、実行アドレス
がＩ／Ｏ領域の下位データに対応することを示す
場合）、セレクタ３は被選択入力B′に与えられた
この下位データ信号を選択して出力する。

セレクタ３から選択して出力された信号のう
ち、被選択入力Ａに与えられた分岐成立信号と被
選択入力Ｂに与えられた上位データ信号は、アン
ド回路６を介してゲート回路８の制御入力に与え
られ、被選択入力A′に与えられた分岐不成立信
号と被選択入力B′に与えられた下位データ信号
は、アンド回路７を介してゲート回路９の制御入
力に与えられる。

アンド回路６及び７には、セレクタ３から出力
される前記信号の他に、ライトタイミング信号及
びトレース信号が夫々与えられる。ライトタイミ
ング信号は、マイクロコンピユータ１７がアクセ
スしたアドレスの通過表示をトレース装置２内の
メモリに書込む際のタイミングを制御するもので
ある。トレース信号は、条件設定回路１０から出
力されるトレース範囲指定信号ｃ及びスタートス
トツプ信号ｄについて、アンド回路１１で論理積
をとつたものである。条件設定回路１０は、メモ
リ１８内の全てのアドレスのうちトレースを行な
うべきアドレス範囲についての情報を予め保持し
ており、実行アドレス信号ａを入力して各信号ａ
がこのアドレス範囲に属するものであるか否かを
判断し、アドレス範囲に属していれば前記トレー
ス範囲指定信号Ｃとして“１”を出力する。また
条件設定回路１０は、具体的な状況に応じてメモ
リ１８内の特定の範囲をトレース範囲として設定
することが可能であり、入力した信号ａがこの設
定されたトレース範囲に属していれば前記スター
トストツプ信号ｄとして“１”を出力する。従つ
て、入力した実行アドレス信号ａが前記アドレス
範囲及びトレース範囲の両範囲に含まれるもので
あるとき、アンド回路１１の条件が成立し、アン
ド回路６及び７に信号“１”（トレース信号）が
与えられる。

セレクタ３が前記分岐成立信号又は上位データ
信号を選択して出力した場合であつて、このライ
トタイミング信号及びトレース信号がアンド回路
６に与えられたとき、ゲート回路８が開かれる。
またセレクタ３が前記分岐不成立信号又は下位デ
ータ信号を選択して出力した場合であつて、ライ
トタイミング信号及びトレース信号がアンド回路
７に与えられたとき、ゲート回路９が開かれる。

ゲート回路８及び９には、メモリチツプセレク
ト回路１４からメモリチツプセレクト信号a_xが与
えられる。メモリチツプセレクト回路１４は、被
測定装置１６から与えられる実行アドレス信号ａ
を入力し、各実行アドレスに対応するメモリチツ
プを、通過表示を書込むべきトレース装置２内の
メモリから選択するものであり、メモリチツプセ
レクト信号a_xはその選択内容を示す信号である。

この発明によれば、プログラム領域及びＩ／Ｏ
領域の各アドレスに１対１に対応する記憶場所を
有し、その通過表示を書込むためのメモリとし
て、２つのトレースメモリ１２及び１３がトレー
ス装置２内に設けられている。メモリチツプセレ
クト回路１４から出力される前記メモリチツプセ
レクト信号a_xは、ゲート回路８を介してトレース
メモリ１２に与えられるとともに、ゲート回路９
を介してトレースメモリ１３に与えられる。

またメモリ１２及び１３には、メモリアドレス
回路１５からメモリアドレス信号a_yが与えられ
る。メモリアドレス回路１５は、実行アドレス信
号ａを入力し、各実行アドレスに対応するメモリ
１２及び１３内のメモリチツプ上のアドレスを指
定するものであり、メモリアドレス信号a_yはその
指定内容を示す信号である。

メモリ１２，１３では、このメモリチツプセレ
クト信号a_xとメモリアドレス信号a_yとの組合せに
よつて特定される１つのアドレスに（つまじ特定
の１つの実行アドレスに対応する１ビツトの記憶
場所に）通過表示情報（つまり１ビツト分の信号
“１”）の書込みが行なわれる。

これにより、フアンクシヨン信号ｂが、実行ア
ドレスがプログラム領域に属することを示すもの
であり、判定回路２が実行アドレスのアドレスジ
ヤンプの存在に基づいて分岐成立信号をセレクタ
３に与えた場合か、或るいは信号ｂが、実行アド
レスがＩ／Ｏ領域の上位データに対応することを
示すものである場合であつて、前記ライトタイミ
ング信号及びトレース信号がアンド回路６，７に
与えられたとき、その実行アドレスに対応するメ
モリ１２内の記憶場所がメモリチツプセレクト信
号a_x及びメモリアドレス信号a_yの組合せにより特
定され、該記憶場所に通過表示情報（信号“１”）
の書込みが行なわれる。また信号ｂが、実行アド
レスがプログラム領域に属することを示すもので
あり、実行アドレスが連続していることに基づき
判定回路２が分岐不成立信号をセレクタ３に与え
た場合か、或るいは信号ｂが、実行アドレスが
Ｉ／Ｏ領域の下位データに対応することを示すも
のである場合であつて、ライトタイミング信号及
びトレース信号がアンド回路６，７に与えられた
とき、その実行アドレスに対応するメモリ１３の
記憶場所に上記と同様にして通過表示情報（信号
“１”）の書込みが行なわれる。

プログラム領域のアドレスに対応するメモリ１
２，１３内の記憶場所の記憶内容は、同一アドレ
スに対応するもの同士がトレース装置１内のマイ
クロコンピユータ２５により並行して順次読み出
されて、表示指定回路２６に与えられる。表示指
定回路２６は、同一アドレスに対応するメモリ１
２，１３内の記憶場所における通過表示情報
“１”の有無の組合せに基づき、プログラム実行
の際の該アドレスの通過状況及び分岐状況の判別
を行なう。

表示指定回路２６の構成を例示すると第５図の
通りである。ノア回路２７には、メモリ１２，１
３の記憶内容が与えられる。アンド回路２８に
は、メモリ１２の記憶内容がインバータ３１によ
り反転されて与えられるとともにメモリ１３の記
憶内容が与えられる。アンド回路２９には、メモ
リ１２の記憶内容が与えられるとともにメモリ１
３の記憶内容がインバータ３２により反転されて
与えられる。アンド回路３０には、メモリ１２，
１３の記憶内容が与えられる。従つて、プログラ
ム領域の或るアドレスに対応するメモリ１２，１
３内の記憶場所に共に通過表示情報“１”が記憶
されていない場合（すなわち該アドレスが未通過
である場合）には、表示指定回路２６ではノア回
路２７の条件のみが成立し、出力ラインＬ４にの
み信号“１”が生じる。メモリ１２内の前記記憶
場所に通過表示情報“１”が記憶されていずメモ
リ１３内の前記記憶場所に通過表示情報“１”が
記憶されている場合（すなわち前記アドレスを分
岐不成立の条件のみで通過した場合（該アドレス
が分岐命令に対応しないアドレスであつた場合を
含む））には、アンド回路２８の条件のみが成立
し、出力ラインＬ５にのみ信号“１”が生じる。
メモリ１２内の前記記憶場所に通過表示情報
“１”が記憶されておりメモリ１３内の前記記憶
場所に通過表示情報“１”が記憶されていない場
合（すなわち前記アドレスを分岐成立の条件のみ
で通過した場合）には、アンド回路２９の条件の
みが成立し、出力ラインＬ６にのみ信号“１”が
生じる。メモリ１２，１３内の前記記憶場所に共
に通過表示情報“１”が記憶されている場合（す
なわち前記アドレスを分岐成立、不成立の両方の
条件で通過した場合）には、アンド回路３０の条
件のみが成立し、出力ラインＬ７にのみ信号
“１”が生じる。

この表示指定回路２６の各出力ラインＬ４〜Ｌ
７は、表示装置３３（例えばCRTデイスプレイ）
の制御入力Ｃ１〜Ｃ４に夫々接続されている。表
示装置３３は、制御入力Ｃ１〜Ｃ４のうちのいず
れに信号“１”が与えられたかに応じて夫々異な
る内容の表示を用いながら、マイクロコンピユー
タ２５の制御の下で、プログラムの各アドレスに
ついて順次通過表示を行なうものである。これに
より、実行されたプログラムの各アドレスに関
し、通過状況及び分岐状況に応じて夫々異なる表
示内容が表示指定回路２６により指定され、指定
された内容による通過表示が表示装置３３によつ
て行なわれる。

尚、Ｉ／Ｏ領域の各アドレスについてのメモリ
１２，１３内の対応する記憶場所の記憶内容も順
次該メモリ１２，１３から読み出されて表示され
るが、その表示は周知の方式を用いて行なわれる
ものであり、ここではその説明は行なわない。

次に、このトレース装置１によるアドレスの通
過表示の一例を第６図及至第８図を参照して説明
する。第６図は、被測定装置１６内のメモリ１８
に記憶されたプログラムの一部分を略示するフロ
ーチヤートである。パスα及びパスβは、マイク
ロコンピユータ１７により夫々異なる条件の下で
該プログラムを２度実行した際の実行の経路を示
している。ここでパスαでは、アドレス“00”の
ステツプを通過した後、アドレス“01”のステツ
プを分岐成立の条件で通過してアドレス“05”に
ジヤンプし、該アドレス“05”のステツプを通過
している。従つてこの実行では、アドレス“01”
についての分岐成立並びにアドレス“00”、“05”
についての分岐不成立が判定回路２により判定さ
れ、これに基づきアドレス“01”に対応するメモ
リ１２内の記憶場所並びにアドレス“00”、“05”
に対応するメモリ１３内の記憶場所に通過表示情
報“１”の書込みが行なわれる。次にパスβで
は、アドレス“00”のステツプを通過し、アドレ
ス“01”のステツプを分岐不成立の条件で通過
し、アドレス“02”のステツプを通過した後、ア
ドレス“03”のステツプを分岐成立の条件で通過
してアドレス“05”にジヤンプし、該アドレス
“05”のステツプを通過している。従つてこの実
行では、アドレス“03”についての分岐成立並び
にアドレス“00”〜“02”、“05”についての分岐
不成立が判定回路２により判定され、これに基づ
きアドレス“03”に対応するメモリ１２内の記憶
場所並びにアドレス“00”〜“02”、“05”に対応
するメモリ１３内の記憶場所に通過表示情報
“１”が重ね書きされる。従つて、この２度の実
行により、アドレス“00”〜“05”に対応するメ
モリ１２，１３内の記憶場所には夫々第７図のよ
うに通過表示情報“１”が記憶されることにな
る。

このアドレス“00”〜“05”に対応するメモリ
１２，１３内の記憶場所のうちまずアドレス
“00”に対応する記憶場所の記憶内容がマイクロ
コンピユータ２５により読み出されて表示指定回
路２６に与えられると、該アドレス“00”につい
てはメモリ１３内の記憶場所にのみ通過表示情報
“１”が記憶されている（すなわちアドレス“00”
を分岐不成立の条件のみで通過している）ので
（第７図）、指定回路２６では出力ラインＬ５に信
号“１”を生じる。従つて、このとき表示装置３
３の制御入力Ｃ１〜Ｃ４のうちＣ２に信号“１”
が与えられ、表示装置３３ではこれに応じた内容
の表示（例えば「１」）を用いてアドレス“00”
についての通過表示を行なう。次に、アドレス
“01”に対応するメモリ１２，１３内の記憶場所
の記憶内容が読み出されて指定回路２６に与えら
れると、これらの記憶場所には共に通過表示情報
“１”が記憶されている（すなわちアドレス“01”
を分岐成立、不成立の両方の条件で通過してい
る）ので（第７図）、指定回路２６では出力ライ
ンＬ７に信号“１”を生じる。従つて、このとき
表示装置３３の制御入力Ｃ４に信号“１”が与え
られ、表示装置３３ではこれに応じた内容の表示
（例えば「＊」）を用いて、アドレス“01”につい
ての通過表示を行なう。以下同様にして、残りの
各アドレス“02”〜“05”に関し、対応するメモ
リ１２，１３内の記憶場所の記憶内容が順次指定
回路２６に与えられ、該指定回路２６の指定に応
じた内容の表示を用いた通過表示を表示装置３３
が行なう。（例えば、制御入力Ｃ１に信号“１”
が与えられた場合（すなわち、そのアドレスが未
通過であるためメモリ１２，１３内の対応する記
憶場所にともに通過表示情報“１”が記憶されて
いない場合）には「・」の表示を用い、制御入力
Ｃ３に信号“１”が与えられた場合（すなわち、
そのアドレスを分岐成立の条件のみで通過したた
めメモリ１２内の対応する記憶場所にのみ通過表
示情報“１”が記憶されている場合には、「＞」
の表示を用いる。） このようにして行なわれたアドレス“00”〜
“05”についての通過表示を示すと、第８図の通
りである。この通過表示によれば、２度繰返して
実行された第６図のプログラムの各アドレス
“00”〜“05”について、未通過であつたのか、
分岐不成立の条件のみで通過したのか、分岐成立
の条件のみで通過したのか、両方とも通過したの
かを、各表示「・」、「１」、「＞」、「＊」により一
見して正確に判断することができる。

このように、このトレース装置１によれば、実
行されたプログラムの各アドレスについての通過
状況及び分岐状況を表示装置３３の通過表示の内
容に基づいて容易、迅速且つ正確に判断すること
ができるようになる。

また、付帯機能として、プログラムの実行過程
でアクセスされたメモリ１８内のＩ／Ｏ領域の各
アドレスが上位データ又は下位データのいずれに
対応するものであるかについての判断をも、メモ
リ１２，１３内の対応する記憶場所における通過
表示情報“１”の有無を表示することにより、容
易に行なうことができるようになる。

尚、この実施例では表示指定回路２６を第５図
に示すような論理回路により構成しているが、他
の適宜の回路若しくはマイクロコンピユータ２５
内のプログラムにより構成するようにしてもよ
い。

また、この実施例では、プログラムの各アドレ
スに１対１に対応する記憶場所を有するメモリと
して、分岐成立、不成立の各場合に対応して２系
統のトレースメモリ１２及び１３が設けられてい
るが、分岐成立の場合にその分岐の態様の差異等
に応じて夫々異なるメモリに通過表示情報の書込
みを行なうことができるようにするために、前記
記憶場所を有するメモリを全体として３系統以上
設けるようにしたものであつてもよい。その場合
には、表示指定回路２６においても前記分岐の態
様の差異等に応じて異なる表示内容を指定するよ
うにし、これによつて該態様の差異等に応じた異
なる通過表示を表示装置３３が行なえるようにす
るものとする。

なお、表示装置３３は、CRTデイスプレイ、
プリンタ、光学的デイスプレイパネルなどどのよ
うな表示手段を用いてもよい。

〔発明の効果〕

以上の通り、この発明に係るプログラム通過ア
ドレストレース装置によれば、実行されたプログ
ラムの各アドレスについて、通過したか否かだけ
でなく、分岐成立の条件のみで通過したのか、分
岐不成立の条件のみで通過したのか、あるいは両
方とも通過したのかを、表示手段の通過表示の内
容に基づいて容易、迅速且つ正確に判断すること
ができる。従つて、操作者の負担を軽減し、分岐
命令を含むプログラムのデバツクを効率的且つ正
確に行なうことができるという優れた効果を奏す
る。

【図面の簡単な説明】

第１図はこの発明に係るプログラム通過アドレ
ストレース装置の一実施例を示すブロツク図、第
２図は従来のトレース方法によりメモリに書込ま
れた各アドレスの通過表示情報の一例を示す図、
第３図ａ及びｂは被測定装置が実行するプログラ
ム中の分岐箇所のフローの典型例を示す図、第４
図は第１図の実施例における分岐命令判定回路の
詳細例を示すブロツク図、第５図は同実施例にお
ける表示指定回路の詳細例を示すブロツク図、第
６図は同実施例が適用される被測定装置において
実行されるプログラムの一例を部分的に略示する
フローチヤート、第７図は第６図のプログラムの
実行により同実施例のトレース装置内の各トレー
スメモリに書き込まれた通過表示情報を示す図、
第８図は同実施例の表示装置により第６図のプロ
グラムの各アドレスについて行なわれた通過表示
の一例を示す図である。 １……トレース装置、２……分岐命令判定回
路、３……セレクタ、４……インバータ、５……
デコーダ、６，７，１１……アンド回路、８，
９，２０……ゲート回路、１０……条件設定回
路、１２，１３……トレースメモリ、１４……メ
モリチツプセレクト回路、１５……メモリアドレ
ス回路、１６……被測定装置、１７……マイクロ
コンピユータ、１８……メモリ、１９……インタ
ーフエース、２１，２２……レジスタ、２３……
加算器、２４……比較器、２５……マイクロコン
ピユータ、２６……表示指定回路、２７……ノア
回路、２８〜３０……アンド回路、３１，３２…
…インバータ、３３……表示装置。

Claims (1)

1. 【特許請求の範囲】 １ 実行中のコンピユータプログラムのアドレス
   情報を逐次受入し、該プログラムの通過アドレス
   を記録するためのプログラム通過アドレストレー
   ス装置であつて、 プログラムの各アドレスに１対１に対応する記
   憶場所を夫々有する少なくとも２系列の記憶手段
   と、 実行されたプログラムにおける隣接するステツ
   プ間のアドレス情報の関係に基づき、各ステツプ
   につき分岐成立又は不成立の判定を行なう判定手
   段と、 この判定手段における分岐成立又は不成立の判
   定に応じて前記記憶手段の何れかの系列を選択す
   る選択手段と、 選択された前記系列において、前記判定に関わ
   るステツプのアドレス情報に対応する記憶場所に
   所定の通過表示情報を書込む書込み手段と、 前記記憶手段の記憶内容を読み出す手段と、 同一アドレスに対応する各系列の記憶場所から
   読み出された記憶内容の組合せに応じて該アドレ
   スについての表示内容を指定する指定手段と、 前記指定手段による指定に基づき、プログラム
   の各アドレスについて通過状態を示す所定の表示
   を行う表示手段と を具えたことを特徴とするプログラム通過アドレ
   ストレース装置。 ２ 前記指定手段は、分岐成立時に書込みの行な
   われる系列内の、プログラムの或るアドレスに対
   応する記憶場所における通過表示情報の有無、並
   びに分岐不成立時に書込みの行なわれる系列内の
   該アドレスに対応する記憶場所における通過表示
   情報の有無、の組合せに応じて４通りの異なる表
   示内容を指定するものである特許請求の範囲第１
   項記載のプログラム通過アドレストレース装置。