JPH0439725A - 演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 加減算結果の絶対値を求める回路に関し、回路規模が小
さく、演算時間が短く、補数演算の制御信号が不要なよ
うにすることを目的とし、被加減数と加減数との大小を
比較する比較器と、被加減数と加減数とを入れ替えまた
は入れ替えずに出力するセレクタと、セレクタからの一
方の出力を反転するインバータと、セレクタの他方の出
力とインバータの出力とを加算する加算器とを備え、加
算時にはセレクタにおける被加数と加数の入れ替えを行
わずインバータで出力を反転せずに加算器において両入
力を加算し、減算時および被減数が減数以上のとき減算
結果の絶対値を求める際にはセレクタにおける被減数と
減数との入れ替えを行わずインバータで減数の出力を反
転するとともに加算器において再入力と“１”とを加算
し、被減数が減数より小さいとき減算結果の絶対値を求
める際にはセレクタにおける被減数と減数との入れ替え
を行いインバータで被減数の出力を反転するとともに加
算器において再入力と“１”とを加算することによって
構成する。

〔産業上の利用分野〕

本発明は加減算を行って結果を絶対値として求める演算
を行う回路に係り、特に絶対値演算を行うための回路規
模が少なくてすむ演算回路に関するものである。

加減算を行って結果を絶対値として求める演算を行う回
路は、ディジタルシグナルプロセッサ等をはじめ、各種
の演算装置において必要となるものである。

このような演算回路においては、絶対値演算を行うため
の回路規模が小さく、かつ演算速度が速いものであるこ
とが要望される。

〔従来の技術〕

第５図は従来の演算回路を示したものである。

図中、１１は被加減数Ａを保持するレジスタ、１２は加
減数Ｂを保持するレジスタである。１３はインバータ（
ＩＮＶ）、１４は加算器（ＡＤＤ）であって、これらは
加減算回路を構成している。

１５はインバータ、１６は加算器であってこれらは補数
回路を構成している。１７はセレクタ（ＳＥＬ）である
。

第５図の演算回路において、加減算を行うときは制御信
号Ａ１によって、セレクタ１７は加算器１４の側を選択
する。加算を行うときは、制御信号Ａ２に“０”が与え
られることによってインバータ１３はスルーとなり、加
算器１４において被加数Ａと加数Ｂとの加算が行われて
、セレクタ１７を経て加算結果が出力される。

減算を行うときは、制御信号Ａ２に“′１”が与えられ
ることによって、減数Ｂはインバータ１３で反転されて
Ｂの補数を発生する。加算器１４においては、被減数Ａ
と減数Ｂの補数とを加算し、さらに“１”を加算するこ
とによって（Ａ−Ｂ）の演算が行われて、セレクタ１７
を経て減算結果が出力される。

被減数Ａが減数Ｂより小さい場合、すなわち減算結果が
負となる場合、減算結果の絶対値を求める際には、制御
信号Ａ１によってセレクタ１７は加算器１６の側を選択
する。これとともに制御信号Ａ、に“１”が与えられる
ことによって、加算器１４からの減算結果Ｃは、インバ
ータ１５において反転されてＣの補数を発生する。加算
器１６においては、Ｃの補数と“１”とを加算すること
によって絶対値ＩＡ−Ｂｌが求められて、セレクタ１７
を経て演算結果が出力される。

（発明が解決しようとする課題〕 第５図に示された従来の演算回路では、減算結果が負と
なる場合、補数回路を経て絶対値を求めるようにしてい
る。

そのため、補数回路に相当する分の回路規模が大きくな
り必要なゲート数が増加する。また補数演算時キャリー
伝播が生じると、特にビット数が多い場合、演算時間が
長（なる。さらに補数演算のだめの制御信号が必要とな
り制御が複雑になる等の問題があった。

本発明はこのような従来技術の課題を解決しようとする
ものであって、補数演算部を必要としないため回路規模
が小さく、また補数演算時のキャリー伝播の問題がない
ので演算時間が短く、さらに補数演算のための制御信号
を必要としないので制御が簡単な演算回路を提供するこ
とを目的としている。

〔課題を解決するための手段］ 本発明は第１図にその原理的構成を示すように、比較器
１によって被加減数と加減数との大小を比較し、セレク
タ２によって被加減数と加減数とを入れ替えまたは入れ
替えずに出力し、インバータ３によってセレクタ２から
の一方の出力を反転し、加算器によってセレクタ２の他
方の出力とインバータ３の出力とを加算するように構成
する。

そして加算時にはセレクタ２における被加数と加数の入
れ替えを行わずインバータ３における出力の反転を行わ
ずに加算器４における両入力の加算を行い、減算時およ
び被減数が減数以上のとき減算結果の絶対値を求める際
にはセレクタ２における被減数と減数との入れ替えを行
わずインバータ３において減数の出力の反転を行うとと
もに加算器４において両入力と“１”との加算を行い、
被減数が減数より小さいとき減算結果の絶対値を求める
際にはセレクタ２における被減数と減数との入れ替えを
行いインバータ３において被減数の出力の反転を行うと
ともに加算器４において両入力と“１′”との加算を行
うように制御する。

〔作用］ 被加数と加数の加算を行う際には、加算器において被加
数と加数の入力に対してそのまま加算を行うので、被加
数と加数との加算結果の出力が得られる。

減算時および被減数が減数以上のとき減算結果の絶対値
を求める際には、インバータによって減数の入力の反転
を行って補数を求め、加算器において被減数と減数の補
数とを加算し、さらにこれに“１”を加算するので、被
減数と減数との減算結果およびその絶対値の出力が得ら
れる。

被減数が減数より小さいとき減算結果の絶対値を求める
際には、セレクタによって被減数と減数との入れ替えを
行い、インバータによって被減数の出力の反転を行って
補数を求め、加算器において被減数の補数と減数とを加
算し、さらにこれに“１”を加算するので、被減数と減
数との減算結果の絶対値の出力が得られる。

〔実施例〕

第２図は本発明の一実施例を示したものであって、第５
図におけると同じものを同じ番号で示し、２１は比較器
（ＣＭＰ）　、２２は制御部、２３゜２４はセレクタ（
ＳＥＬ）である。

第３図は制御部の構成例を示したものであって、制御部
２２において、３１はアンドゲート、３２はオアゲート
である。

また第４図は制御の真理値を示したものであって、第３
図に示された制御部の構成における、外部から与えられ
る制御信号ａ。、ａｌおよび、比較器２１における比較
結果を示す制御信号ａ２と、出力Ｘ。、Ｘｌとの関係を
示し、図中、×は°“０“または“１°°を表している
。

加算を行う場合には、制御信号ａ。、ａｌはともに“Ｏ
“とされ、制御部２２は、第４図に示された真理値に従
って出力Ｘ　Ｏ＋　Ｘ　＋をともに“Ｏ′°とする。こ
れによってセレクタ２３．２４はそれぞれ被加数Ａ、加
数Ｂを選択するとともに、インバータ１３はスルーとな
るので、加算器１４において被加数Ａと加数Ｂの加算が
行われて、（Ａ十Ｂ）の加算結果が出力される。

減算を行う場合には、制御信号ａ０は１゛ａ、は“０パ
とされ、制御部２２は第４図に示された真理値に従って
出力Ｘ０を“１“とじ、Ｘを“０パとする。これによっ
てセレクタ２３．２４はそれぞれ被減数Ａ、減数Ｂを選
択するとともに、インバータ１３はセレクタ２４を経て
入力される被減数Ｂを反転することによって、Ｂの補数
を発生する。加算器１４は被減数Ａと減数Ｂの補数とを
加算して、さらに出力ｘ０の値゛１′”を加えることに
よって、被減数Ａと減数Ｂとの減算が行われて、セレク
タ１７を経て（Ａ−Ｂ）の減算結果が出力される。

減算結果の絶対値を求める場合には、制御信号ａ１が“
１”′にされるとともに、比較器２１が被減数Ａと減数
Ｂとを比較して（Ａ２Ｂ）であったとき、制御信号ａ２
を“０“とする。制御部２２は、第４図に示された真理
値に従って出力Ｘ。を“′１”とし、ｘｌを゛°０パと
する。これによって、セレクタ２３．２４はそれぞれ被
減数Ａ、減数Ｂを選択するので、加算器１４において被
減数Ａとインバータ１３を経て作成された減数Ｂの補数
とが加算され、さらに“１”が加算されることによって
、絶対値Ｉ　Ａ−Ｂ　ｌの演算結果が出力される。

比較器２１における被減数Ａと減数Ｂとの比較結果、（
Ａ＜Ｂ）であったときは、制御信号ａ２を“′１′”と
する。制御部２２は、第４図に示された真理値に従って
出力Ｘ０とｘ、をともに１°″とする。これによって、
セレクタ２３．２４は入力を入れ替えてそれぞれ減数８
１破減数Ａを選択するので、加算器１４において減数Ｂ
とインバータエ３を経て作成された被減数Ａの補数とが
加算され、さらに１”が加算されることによって、絶対
値ＩＢ−ＡＩの演算結果が出力される。

このように第２図に示された演算回路によれば、２数Ａ
、　Ｂの加算、減算を行って、演算結果を絶対値として
出力することができる。

〔発明の効果〕

以上説明したように本発明によれば、演算回路において
加減算を行ってその結果を絶対値として出力する場合の
、回路規模を節減するとともに、演算の処理速度を向上
させ、さらに制御信号を簡略化することができる。従っ
て本発明によればシグナルプロセッサ等のように、演算
の高速化、高精度化を要求される分野をはじめ、各種の
演算処理を行う分野において、回路規模を縮小すること
ができるとともに性能を向上させることが可能となる。

【図面の簡単な説明】

第１図は本発明の原理的構成を示す図、第２図は本発明
の一実施例を示す図、第３図は制御部の構成例を示す図
、第４図は制御の真理値を示す図、第５図は従来の演算
回路を示す図である。 １は比較器、２はセレクタ、３はインバータ、４は加算
器である。

Claims (1)

1. 【特許請求の範囲】 被加減数と加減数との大小を比較する比較器（１）と、 被加減数と加減数とを入れ替えまたは入れ替えずに出力
   するセレクタ（２）と、 該セレクタ（２）からの一方の出力を反転するインバー
   タ（３）と、 前記セレクタ（２）の他方の出力とインバータ（３）の
   出力とを加算する加算器（４）とを備え、加算時には前
   記セレクタ（２）における被加数と加数の入れ替えを行
   わずインバータ（３）における出力の反転を行わずに加
   算器（４）における両入力の加算を行い、減算時および
   被減数が減数以上のとき減算結果の絶対値を求める際に
   は前記セレクタ（２）における被減数と減数との入れ替
   えを行わずインバータ（３）において減数の出力の反転
   を行うとともに加算器（４）において両入力と“１”と
   の加算を行い、被減数が減数より小さいとき減算結果の
   絶対値を求める際には前記セレクタ（２）における被減
   数と減数との入れ替えを行いインバータ（３）において
   被減数の出力の反転を行うとともに加算器（４）におい
   て両入力と“１”との加算を行うことを特徴とする演算
   回路。