JPH0439741U - - Google Patents
Info
- Publication number
- JPH0439741U JPH0439741U JP8163090U JP8163090U JPH0439741U JP H0439741 U JPH0439741 U JP H0439741U JP 8163090 U JP8163090 U JP 8163090U JP 8163090 U JP8163090 U JP 8163090U JP H0439741 U JPH0439741 U JP H0439741U
- Authority
- JP
- Japan
- Prior art keywords
- memory
- counter
- count value
- clock signal
- counts
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
Landscapes
- Television Receiver Circuits (AREA)
- Color Television Systems (AREA)
- Television Systems (AREA)
- Error Detection And Correction (AREA)
Description
第１図はこの考案の実施例に係るインタリーブ
回路及びデインタリーブ回路のブロツク図、第２
図は同回路におけるメモリの記憶領域を示す模式
図、第３図は各時間におけるメモリ内のデータの
格納状況を示す模式図、第４図は各時間における
メモリ内のデータの格納状況を示す模式図、第５
図は従来のインタリーブ回路及びデインタリーブ
回路のブロツク図、第６図は従来のインタリーブ
回路及びデインタリーブ回路の動作を示す模式図
である。 １……入力端子、２……メモリ、３……出力端
子、４〜６……カウンタ、７……クロツク端子、
８……リセツト端子、９……プリセツト端子、１
０……インタリーブ回路、１１１〜１１２４，２
１１〜２１２４……１３５０ビツトレジスタ、１
２，２２……セレクタ、２０……デインタリーブ
回路。
回路及びデインタリーブ回路のブロツク図、第２
図は同回路におけるメモリの記憶領域を示す模式
図、第３図は各時間におけるメモリ内のデータの
格納状況を示す模式図、第４図は各時間における
メモリ内のデータの格納状況を示す模式図、第５
図は従来のインタリーブ回路及びデインタリーブ
回路のブロツク図、第６図は従来のインタリーブ
回路及びデインタリーブ回路の動作を示す模式図
である。 １……入力端子、２……メモリ、３……出力端
子、４〜６……カウンタ、７……クロツク端子、
８……リセツト端子、９……プリセツト端子、１
０……インタリーブ回路、１１１〜１１２４，２
１１〜２１２４……１３５０ビツトレジスタ、１
２，２２……セレクタ、２０……デインタリーブ
回路。
Claims (1)
- 【実用新案登録請求の範囲】 (1) クロツク信号に同期して入力されるデータ
を順次記憶すると共に記憶されたデータを順次出
力するメモリと、 前記クロツク信号を計数して前記メモリに対す
る書込及び読出時の下位アドレスを生成し前記メ
モリに供給する第１のカウンタと、 この第１のカウンタからの桁上げ信号を計数し
て前記メモリに対する書込時の上位アドレスを生
成し前記メモリに供給する第２のカウンタと、 前記第１のカウンタからの桁上げ信号発生時に
その１つ前の桁上げ信号発生時の計数値に対して
１つずらした計数値に設定されると共に前記クロ
ツク信号を計数して前記メモリに対する読出時の
上位アドレスを生成し前記メモリに供給する第３
のカウンタと を具備してなることを特徴とするインタリーブ回
路。 (2) クロツク信号に同期して入力されるデータ
を順次記憶すると共に記憶されたデータを順次出
力するメモリと、 前記クロツク信号を計数して前記メモリに対す
る書込及び読出時の下位アドレスを生成し前記メ
モリに供給する第１のカウンタと、 この第１のカウンタからの桁上げ信号を計数し
て前記メモリに対する書込時の上位アドレスを生
成し前記メモリに供給する第２のカウンタと、 前記第１のカウンタからの桁上げ信号発生時に
その１つ前の桁上げ信号発生時の計数値に対して
１つずらした計数値に設定されると共に前記クロ
ツク信号を前記第１及び第２のカウンタとは逆方
向に計数して前記メモリに対する読出時の上位ア
ドレスを生成し前記メモリに供給する第３のカウ
ンタと を具備してなることを特徴とするデインタリーブ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8163090U JPH0439741U (ja) | 1990-07-31 | 1990-07-31 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8163090U JPH0439741U (ja) | 1990-07-31 | 1990-07-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0439741U true JPH0439741U (ja) | 1992-04-03 |
Family
ID=31627737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8163090U Pending JPH0439741U (ja) | 1990-07-31 | 1990-07-31 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0439741U (ja) |
-
1990
- 1990-07-31 JP JP8163090U patent/JPH0439741U/ja active Pending
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