JPS63200938U - - Google Patents

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JPS63200938U
JPS63200938U JP9262587U JP9262587U JPS63200938U JP S63200938 U JPS63200938 U JP S63200938U JP 9262587 U JP9262587 U JP 9262587U JP 9262587 U JP9262587 U JP 9262587U JP S63200938 U JPS63200938 U JP S63200938U
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JP
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clock
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JP9262587U
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  • Detection And Prevention Of Errors In Transmission (AREA)

Description

【図面の簡単な説明】
第１図は、本考案の一実施例を示すブロツク図
である。 １……ビツトパターン比較回路、１ａ，１ｂ，
１ｃ……入力端子、１ｄ，２ｂ，３ｂ，４ｃ……
出力端子、２……エラービツト計数回路、３……
トータルビツト計数回路、４……記憶回路、４ａ
，４ｂ……入力端子、５……データ表示回路、６
……復調データ、７……ビツトパターン、８……
復調クロツク、９……パルス、１０……パルス計
数値、１１……クロツク計数値、１２……ビツト
エラーレートデータ。

Claims (1)

    【実用新案登録請求の範囲】
  1. データ伝送系のデータ復調装置が復調クロツク
    に応じて復調する復調データのビツト誤り率を計
    測するビツトエラーレート計測回路において、前
    記復調装置の復調クロツクをクロツク入力端子に
    入力しこのクロツクに応じて前記復調データと予
    め設定されているビツトパターンとをビツト毎に
    比較し一致しないビツトを認識する毎にパルスを
    出力するビツトパターン比較回路と、前記ビツト
    パターン比較回路から供給されるパルスを計数し
    計数値をビツト計数値として遂次出力するエラー
    ビツト計数回路と、前記ビツトパターン比較回路
    のクロツク入力端子に入力される前記クロツクを
    計数し計数値をクロツク計数値として遂次出力す
    るトータルビツト計数回路と、前記ビツト計数値
    と前記クロツク計数値との組合せをアドレスデー
    タとしこのアドレスデータで決まる記憶場所に予
    め記憶されているビツトエラーレートデータを遂
    次出力する記憶回路と、この記憶回路から読み出
    されるビツトエラーレートデータを遂次表示する
    データ表示回路とを備えることを特徴とするビツ
    トエラーレート計測回路。
JP9262587U 1987-06-16 1987-06-16 Pending JPS63200938U (ja)

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JP9262587U JPS63200938U (ja) 1987-06-16 1987-06-16

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JP9262587U JPS63200938U (ja) 1987-06-16 1987-06-16

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JPS63200938U true JPS63200938U (ja) 1988-12-23

Family

ID=30954492

Family Applications (1)

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JP9262587U Pending JPS63200938U (ja) 1987-06-16 1987-06-16

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