JPS6142166A - 半導体注入集積論理回路装置の製造方法 - Google Patents
半導体注入集積論理回路装置の製造方法Info
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- JPS6142166A JPS6142166A JP16255184A JP16255184A JPS6142166A JP S6142166 A JPS6142166 A JP S6142166A JP 16255184 A JP16255184 A JP 16255184A JP 16255184 A JP16255184 A JP 16255184A JP S6142166 A JPS6142166 A JP S6142166A
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- Japan
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
- H10D84/0116—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including integrated injection logic [I2L]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体注入集積論理回路装置（以下、ＩＩＬと
いう。）の製造方法に関する。
いう。）の製造方法に関する。
（ロ）従来の技術
一つの半導体基板上に二つのトランジスタ（Ｑ、、Ｑ、
）を第２図に示すように構成されたＩＩＬは、一般に第
３図に示すように、注入側をラテラルＰＮＰ）ランジス
タ（Ｑｌ）とし、出力側を逆方向縦形ＮＰＮトランジス
タ（Ｑ、）として、ラテラルＰＮＰ）ランジスタ（Ｑｌ
）のコレクタを逆方向縦形ＮＰＮ）ランジスタ（Ｑ、）
のベースと共用する構造を有する。すなわち、Ｐ型シリ
コン基板＋１１上にＮ＋型の埋め込み層（２）を設け、
基板（１）上にエピタキシャル成長で形成されたＮ−型
のエピタキシャル層（３）をＰ＋型の分離領域（４）で
島状に分離して島領域（５）が形成される。この島領域
（５）にＰａｔ拡散領域（６Ｈ７１およびＮ型拡散領域
＋８１（９１を順次不純物拡散によって形成し、酸化膜
（３ａ） Ｋ設けた電極孔を介して電極０Ｃ〜α心が設
けられている。そして、ラテラルＰＮＰ ）ランジスタ
（Ｑｌ）はＰ型拡散領域（６）がエミッタ（インジェク
タ）、エピタキシャル層（島領域（５））がベース、Ｐ
Ｍ拡散層（７）がコレクタでベース接地で働（。−１逆
方向縦形ＮＰＮ）ランジスタ（Ｑｌ）はエピタキシャル
層（島領域（５））がエミッタ、Ｐ型拡散領域（７）が
ベース、Ｎ型拡散領域（８１（９１がコレクタとなって
いる。
）を第２図に示すように構成されたＩＩＬは、一般に第
３図に示すように、注入側をラテラルＰＮＰ）ランジス
タ（Ｑｌ）とし、出力側を逆方向縦形ＮＰＮトランジス
タ（Ｑ、）として、ラテラルＰＮＰ）ランジスタ（Ｑｌ
）のコレクタを逆方向縦形ＮＰＮ）ランジスタ（Ｑ、）
のベースと共用する構造を有する。すなわち、Ｐ型シリ
コン基板＋１１上にＮ＋型の埋め込み層（２）を設け、
基板（１）上にエピタキシャル成長で形成されたＮ−型
のエピタキシャル層（３）をＰ＋型の分離領域（４）で
島状に分離して島領域（５）が形成される。この島領域
（５）にＰａｔ拡散領域（６Ｈ７１およびＮ型拡散領域
＋８１（９１を順次不純物拡散によって形成し、酸化膜
（３ａ） Ｋ設けた電極孔を介して電極０Ｃ〜α心が設
けられている。そして、ラテラルＰＮＰ ）ランジスタ
（Ｑｌ）はＰ型拡散領域（６）がエミッタ（インジェク
タ）、エピタキシャル層（島領域（５））がベース、Ｐ
Ｍ拡散層（７）がコレクタでベース接地で働（。−１逆
方向縦形ＮＰＮ）ランジスタ（Ｑｌ）はエピタキシャル
層（島領域（５））がエミッタ、Ｐ型拡散領域（７）が
ベース、Ｎ型拡散領域（８１（９１がコレクタとなって
いる。
このようなＩＩＬにおいては、高速動作を行うべく、逆
方向縦形ＮＰＮ）ランジスタの高い逆方向電流増幅率β
ｉを得るために、Ｎ＋型のカラー領域αりでベース領域
ｂ−Ｐ型拡散領域（６）（７１を取り囲んでいた（例え
ば、特公昭４９−３５０３０号公報に詳しい。）。
方向縦形ＮＰＮ）ランジスタの高い逆方向電流増幅率β
ｉを得るために、Ｎ＋型のカラー領域αりでベース領域
ｂ−Ｐ型拡散領域（６）（７１を取り囲んでいた（例え
ば、特公昭４９−３５０３０号公報に詳しい。）。
（ハ）発明が解決しようとする問題点
しかしながら第２図に示すよ５に、従来のＩＩＬは、Ｎ
＋型のカラー領域（１５１を島領域（５）表面に形成し
ているため、島領域（５）表面でのホールの逆注入は抑
えることができるが、カラー領域αＳ直下からのホール
の逆注入は大きくホールの逆注入’ｋ 一定以上に小さ
くできず、逆方向電流増幅率βｉをあまり太き（するこ
とはできなかった。
＋型のカラー領域（１５１を島領域（５）表面に形成し
ているため、島領域（５）表面でのホールの逆注入は抑
えることができるが、カラー領域αＳ直下からのホール
の逆注入は大きくホールの逆注入’ｋ 一定以上に小さ
くできず、逆方向電流増幅率βｉをあまり太き（するこ
とはできなかった。
また、ホールの逆注入を小さくするために、カラー領域
ａりを深く拡散しようとすれば、カラー領域αりの横方
向拡散が太き（なり、集積度を上げることかもきないな
どの問題点があった。
ａりを深く拡散しようとすれば、カラー領域αりの横方
向拡散が太き（なり、集積度を上げることかもきないな
どの問題点があった。
更に、ＩＩＬはラテラルＰＮＰ トランジスタ（Ｑｌ）
のコレクタを逆方向縦形ＮＰＮ）ランジスタ（Ｑ、）の
ベースとして共用する構造としているため、ラテラルＰ
ＮＰ）ランジスタ（Ｑ、）の動作の関係上逆方向縦形Ｎ
ＰＮトランジスタ（Ｑ、）のベース領域の全周をエピタ
キシャル層表面に形成するカラー領域（ｌＳで取り囲む
ことはできない。従って、第１図に示すようにＰ型拡散
領域（６）とＰ型拡散領域（７）との間にはＮ＋型のカ
ラー領域（１５１は設けていないので、その領域からの
ホールの逆注入は抑制できず、逆方向電流増幅率βｉを
あまり太き（することはできなかった。
のコレクタを逆方向縦形ＮＰＮ）ランジスタ（Ｑ、）の
ベースとして共用する構造としているため、ラテラルＰ
ＮＰ）ランジスタ（Ｑ、）の動作の関係上逆方向縦形Ｎ
ＰＮトランジスタ（Ｑ、）のベース領域の全周をエピタ
キシャル層表面に形成するカラー領域（ｌＳで取り囲む
ことはできない。従って、第１図に示すようにＰ型拡散
領域（６）とＰ型拡散領域（７）との間にはＮ＋型のカ
ラー領域（１５１は設けていないので、その領域からの
ホールの逆注入は抑制できず、逆方向電流増幅率βｉを
あまり太き（することはできなかった。
に）問題点を解決するための手段
本発明は上述した従来の問題点を解決するためになされ
たもので、−導電屋の半導体基板上に逆導電型の埋め込
み層となる不純物堆積層を形成する工程と、前記堆積層
の不純物の拡散速度より拡散速度の速い逆導電型の不純
物を前記堆積層の所望位置に注入してベース領域を取り
囲む埋め込みカラー領域となる第２堆積層を形成する工
程と、前記基板上に逆導電型のエピタキシャル層を形成
する工程と、前記埋め込み層上のエピタキシャル層表面
の所望箇所に一導電型の不純物を拡散して、インジェク
タ領域と埋め込みカラー領域に取り囲まれたベース領域
とを形成する工程と、逆導電型の不純物を前記ベース領
域表面およびエピタキシャル層表面に拡散することＫよ
り、前記ベース領域にコレクタ領域を形成すると共に、
前記エピタキシャル層表面に前記インジェクタ領域およ
びベース領域を取り囲むカラー領域を形成する工程と、
からなる。
たもので、−導電屋の半導体基板上に逆導電型の埋め込
み層となる不純物堆積層を形成する工程と、前記堆積層
の不純物の拡散速度より拡散速度の速い逆導電型の不純
物を前記堆積層の所望位置に注入してベース領域を取り
囲む埋め込みカラー領域となる第２堆積層を形成する工
程と、前記基板上に逆導電型のエピタキシャル層を形成
する工程と、前記埋め込み層上のエピタキシャル層表面
の所望箇所に一導電型の不純物を拡散して、インジェク
タ領域と埋め込みカラー領域に取り囲まれたベース領域
とを形成する工程と、逆導電型の不純物を前記ベース領
域表面およびエピタキシャル層表面に拡散することＫよ
り、前記ベース領域にコレクタ領域を形成すると共に、
前記エピタキシャル層表面に前記インジェクタ領域およ
びベース領域を取り囲むカラー領域を形成する工程と、
からなる。
（ホ）作用
本発明法によれば、横方向拡散を大きくせずにベース領
域の側面を高濃度の埋め込みカラー領域で取り囲むこと
ができる。
域の側面を高濃度の埋め込みカラー領域で取り囲むこと
ができる。
（へ）実施例
第１図（イ）〜（ト）は本発明による製造方法の各工程
の断面図を示すものである。
の断面図を示すものである。
（ｉ） Ｐ型シリコン半導体基板（１）の表面に酸化
膜（至）等をマスクとしてＮ＋型埋め込み層（２）を形
成するためにアンチモン（ｓｂ）をデボ拡散して不純物
堆積層Ｑυを形成する（第１図（イ））。
膜（至）等をマスクとしてＮ＋型埋め込み層（２）を形
成するためにアンチモン（ｓｂ）をデボ拡散して不純物
堆積層Ｑυを形成する（第１図（イ））。
（ｉｉ） 不純物堆積層（２１１の所望の位置、すな
わち、ベース領域（７）を取り囲む位置に、Ｎ＋型の埋
め込みカラー領域■を形成するために酸化膜Ｃ３１）等
をマスクとして不純物堆積層１２Ｄの不純物拡散速度よ
り拡散速度の早いＮ型の不純物、本実施例ではリン（３
）をイオン注入して第２堆積層のを形成する（第１ 図
（ロ））。
わち、ベース領域（７）を取り囲む位置に、Ｎ＋型の埋
め込みカラー領域■を形成するために酸化膜Ｃ３１）等
をマスクとして不純物堆積層１２Ｄの不純物拡散速度よ
り拡散速度の早いＮ型の不純物、本実施例ではリン（３
）をイオン注入して第２堆積層のを形成する（第１ 図
（ロ））。
Ｑｉｉ） 基板（１）上に気相によりＮ−型のエピタ
キシャル層（３）を成長させる。このＮ−型エピタキシ
ャル層（３）の成長により、前記工程でデポジットおよ
びイオン注入して形成された不純物堆積層＋２１１およ
び第２堆積層■が拡散して埋め込み層（２）と埋め込み
カラー領域■が形成される（第１図（ハ））。
キシャル層（３）を成長させる。このＮ−型エピタキシ
ャル層（３）の成長により、前記工程でデポジットおよ
びイオン注入して形成された不純物堆積層＋２１１およ
び第２堆積層■が拡散して埋め込み層（２）と埋め込み
カラー領域■が形成される（第１図（ハ））。
（ｉ→ エピタキシャル層（３）表面の酸化膜（至）を
マスクにして、ボロン（至）を拡散し【基板（１）Ｋ達
するＰ＋型の分離領域（４）を形成する。この分離領域
（４）によりエピタキシャル層（３）を島状にＰＮ接合
分離して島領域（５）が形成される。また、この熱処理
によって埋・め込み層（２）および埋め込みカラー領域
ａυは上下方向に拡散され所定の巾を有する埋め込み層
（２）と所定のはい上り量を有する埋め込みカラー領域
（１６１が形成される（第１図Ｇ＝ｌ）。
マスクにして、ボロン（至）を拡散し【基板（１）Ｋ達
するＰ＋型の分離領域（４）を形成する。この分離領域
（４）によりエピタキシャル層（３）を島状にＰＮ接合
分離して島領域（５）が形成される。また、この熱処理
によって埋・め込み層（２）および埋め込みカラー領域
ａυは上下方向に拡散され所定の巾を有する埋め込み層
（２）と所定のはい上り量を有する埋め込みカラー領域
（１６１が形成される（第１図Ｇ＝ｌ）。
（ｖ） 島領域（５）表面ＫＰ型の不純物拡散により
Ｐ盤のインジェクタ領域（６）およびＰ型のベース領域
（７）を形成する。すなわち、エピタキシャル層（３）
表面の酸化膜（至）をマスクにしてボロン（２）を拡散
シて、インジェクタ領域（６）と埋め込みカラー領域■
に隣接してベース領域（７）を形成する。そして、ベー
ス領域（７）の全周は埋め込みカラー領域■で取り囲ま
れることになる（第１図（ホ））。
Ｐ盤のインジェクタ領域（６）およびＰ型のベース領域
（７）を形成する。すなわち、エピタキシャル層（３）
表面の酸化膜（至）をマスクにしてボロン（２）を拡散
シて、インジェクタ領域（６）と埋め込みカラー領域■
に隣接してベース領域（７）を形成する。そして、ベー
ス領域（７）の全周は埋め込みカラー領域■で取り囲ま
れることになる（第１図（ホ））。
←）さいごにＮ型の不純物拡散を行なう。すなわち、エ
ピタキシャル層（３）の酸化膜（２）をマスクにしてベ
ース領域（７）表面とベース領域（７）およびインジェ
クタ領域（６）を取り囲む島領域（５）表面にリン伊）
を拡散する。この拡散工程によりベース領域（７）Ｋコ
レクタ領域（８）（９１が形成されると共に、ベース領
域（７）およびインジェクタ領域（６）を取り囲むＮ＋
型カラー領域α９が島領域（５）表面に形成される。そ
してこのカラー領域ａりは、埋め込みカラー領域００に
接するように形成されており、カラー領域Ｑ９で取り囲
まれているベース領域（７）の周囲は埋め込みカラー領
域翰とカラー領域α９という高濃度領域で取り囲まれて
いる。また、インジェクタ領域（６）とベース領域（７
）との間の島領域（５）表面にはカラー領域ａりは拡散
形成されていない（第１図（へ））。
ピタキシャル層（３）の酸化膜（２）をマスクにしてベ
ース領域（７）表面とベース領域（７）およびインジェ
クタ領域（６）を取り囲む島領域（５）表面にリン伊）
を拡散する。この拡散工程によりベース領域（７）Ｋコ
レクタ領域（８）（９１が形成されると共に、ベース領
域（７）およびインジェクタ領域（６）を取り囲むＮ＋
型カラー領域α９が島領域（５）表面に形成される。そ
してこのカラー領域ａりは、埋め込みカラー領域００に
接するように形成されており、カラー領域Ｑ９で取り囲
まれているベース領域（７）の周囲は埋め込みカラー領
域翰とカラー領域α９という高濃度領域で取り囲まれて
いる。また、インジェクタ領域（６）とベース領域（７
）との間の島領域（５）表面にはカラー領域ａりは拡散
形成されていない（第１図（へ））。
次いて、周知のアルミニウム蒸着技術等により、電極Ｏ
α・・・α心を設けて第１図（ト）に示すＩＩＬが製造
される。
α・・・α心を設けて第１図（ト）に示すＩＩＬが製造
される。
このようにして製造されたＩＩＬは第１図（ト）に示す
ように、半導体基板（１）と基板（１）上にエピタキシ
ャル成長されたＮ−型のエピタキシャルｍｆ３１トの間
にＮ＋型の埋め込み層（２）が設けられると共に、この
埋め込み層（２）とエピタキシャル層（３）との間にベ
ース領域（７）を取り囲むＮ＋型の埋め込みカラー領域
■が埋め込み層（２）からはい上らせて設けられている
。エピタキシャル層（３）はＰ＋型の分離領域（４）で
島状に分離され島領域（５）が形成されている。
ように、半導体基板（１）と基板（１）上にエピタキシ
ャル成長されたＮ−型のエピタキシャルｍｆ３１トの間
にＮ＋型の埋め込み層（２）が設けられると共に、この
埋め込み層（２）とエピタキシャル層（３）との間にベ
ース領域（７）を取り囲むＮ＋型の埋め込みカラー領域
■が埋め込み層（２）からはい上らせて設けられている
。エピタキシャル層（３）はＰ＋型の分離領域（４）で
島状に分離され島領域（５）が形成されている。
島領域（５）表面に、Ｐ型のインジェクタ領域（６）と
ベース領域（７）が形成され、ベース領域（７）表面に
Ｎ＋型のコレクタ領域＋８１＋９１が形成される。また
島領域（５）表面にインジェクタ領域＋６１およびベー
ス領域（７）を取り囲むＮ＋型のカラー領域ａ５１が形
成されている。（３ａ）はエピタキシャル層（３）表面
に設けられた酸化膜である。インジェクタ領域（６）に
はインジェクタ電極（１（１、ベース領域（７）にはベ
ース電極αυ。
ベース領域（７）が形成され、ベース領域（７）表面に
Ｎ＋型のコレクタ領域＋８１＋９１が形成される。また
島領域（５）表面にインジェクタ領域＋６１およびベー
ス領域（７）を取り囲むＮ＋型のカラー領域ａ５１が形
成されている。（３ａ）はエピタキシャル層（３）表面
に設けられた酸化膜である。インジェクタ領域（６）に
はインジェクタ電極（１（１、ベース領域（７）にはベ
ース電極αυ。
コレクタ領域（８）（９１にはコレクタ電極（１２（１
３）が設けられていると共に、逆方向縦形ＮＰＮ ）ラ
ンジスタのエミッタ電極（１４１はカラー領域（１５１
にオーミックコンタクトすることにより電極の取り出し
が行なわれる。
３）が設けられていると共に、逆方向縦形ＮＰＮ ）ラ
ンジスタのエミッタ電極（１４１はカラー領域（１５１
にオーミックコンタクトすることにより電極の取り出し
が行なわれる。
このように本発明による製造方法によれば、インジェク
タ領域（６）とベース領域（７）との間を除いてベース
領域（７）の側面は埋め込みカラー領域（イ）とカラー
領域ａ９とで取り囲み、そしてベース領域（７）とイン
ジェクタ領域（６）との間は埋め込みカラー領域、■が
ベース領域（７）に隣接して設けてベース領域（７）を
取り囲むことができる。従って、ラテラルＰＮＰトラン
ジスタ（Ｑ、）の注入効率を低下させずに、サイドウオ
ールでのホールの逆注入を埋め込みカラー領域■とカラ
ー領域（１５＋とで抑制でき、逆方向電流増幅率βｉを
高くでき、ＩＩＬの高速動作が可能となる。
タ領域（６）とベース領域（７）との間を除いてベース
領域（７）の側面は埋め込みカラー領域（イ）とカラー
領域ａ９とで取り囲み、そしてベース領域（７）とイン
ジェクタ領域（６）との間は埋め込みカラー領域、■が
ベース領域（７）に隣接して設けてベース領域（７）を
取り囲むことができる。従って、ラテラルＰＮＰトラン
ジスタ（Ｑ、）の注入効率を低下させずに、サイドウオ
ールでのホールの逆注入を埋め込みカラー領域■とカラ
ー領域（１５＋とで抑制でき、逆方向電流増幅率βｉを
高くでき、ＩＩＬの高速動作が可能となる。
またニカラー領域α９はコレクタ領域（８）（９１の形
成と同時に形成するため、カラー領域α９の横方向拡散
量も小さくすむため集積度を上げることができる。
成と同時に形成するため、カラー領域α９の横方向拡散
量も小さくすむため集積度を上げることができる。
更に、インジェクタ領域（６）を取り囲むカラー領域α
５）Ｋよる濃度差により立上り電圧が良くなり、インジ
ェクタ領域（６）からベース領域（７）への注入効率が
上る。
５）Ｋよる濃度差により立上り電圧が良くなり、インジ
ェクタ領域（６）からベース領域（７）への注入効率が
上る。
（ト）発明の詳細
な説明したように本発明によれば、ラテラルＰＮＰ）ラ
ンジスタの動作に影響な与えずにサイドウオールからの
ホールの逆注入を大幅に抑制して、逆方向電流増幅率β
ｉを高くした高速動作の可能なＩＩＬを製造することが
できる。
ンジスタの動作に影響な与えずにサイドウオールからの
ホールの逆注入を大幅に抑制して、逆方向電流増幅率β
ｉを高くした高速動作の可能なＩＩＬを製造することが
できる。
第１図印乃至第１図（ト）は本発明による製造方法の各
プロセスにおける工程断面図である。第２図はＩＩＬの
回路図、第３図は従来のＩＩＬ構造を示す断面図である
。 （１）・・・半導体基板、 （２）・・・埋め込み層、
（３）・・・エピタキシャル層、 （５）・・・島領
域、 （６）・・・インジェクタ領域、 （７）・・・
ベース領域、 （８）、（９）・・・コレクタ領域、
（１９・・・カラー領域、 ■・・・埋め込みカラー領
域、 ＋２１１・・・不純物堆積層、 ■・・・第２堆
積層。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 夫 第１図（０） 第１図（＝） 第１図（へ） 第１図（ト） 第２図 第 ３（！ｌ
プロセスにおける工程断面図である。第２図はＩＩＬの
回路図、第３図は従来のＩＩＬ構造を示す断面図である
。 （１）・・・半導体基板、 （２）・・・埋め込み層、
（３）・・・エピタキシャル層、 （５）・・・島領
域、 （６）・・・インジェクタ領域、 （７）・・・
ベース領域、 （８）、（９）・・・コレクタ領域、
（１９・・・カラー領域、 ■・・・埋め込みカラー領
域、 ＋２１１・・・不純物堆積層、 ■・・・第２堆
積層。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 夫 第１図（０） 第１図（＝） 第１図（へ） 第１図（ト） 第２図 第 ３（！ｌ
Claims (1)
- （１）一導電型の半導体基板上に逆導電型の埋め込み層
となる不純物堆積層を形成する工程と、前記堆積層の不
純物の拡散速度より拡散速度の速い逆導電型の不純物を
前記堆積層の所望位置に注入してベース領域を取り囲む
埋め込みカラー領域となる第２堆積層を形成する工程と
、前記基板上に逆導電型のエピタキシャル層を形成する
工程と、前記埋め込み層上のエピタキシャル層表面の所
望箇所に一導電型の不純物を拡散して、インジェクタ領
域と埋め込みカラー領域に取り囲まれたベース領域とを
形成する工程と、逆導電型の不純物を前記ベース領域表
面およびエピタキシャル層表面に拡散することにより、
前記ベース領域にコレクタ領域を形成すると共に、前記
エピタキシャル層表面に前記インジェクタ領域およびベ
ース領域を取り囲むカラー領域を形成する工程と、から
なる半導体注入集積論理回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16255184A JPS6142166A (ja) | 1984-08-01 | 1984-08-01 | 半導体注入集積論理回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16255184A JPS6142166A (ja) | 1984-08-01 | 1984-08-01 | 半導体注入集積論理回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6142166A true JPS6142166A (ja) | 1986-02-28 |
| JPH0439789B2 JPH0439789B2 (ja) | 1992-06-30 |
Family
ID=15756738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16255184A Granted JPS6142166A (ja) | 1984-08-01 | 1984-08-01 | 半導体注入集積論理回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6142166A (ja) |
-
1984
- 1984-08-01 JP JP16255184A patent/JPS6142166A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0439789B2 (ja) | 1992-06-30 |
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